LiteX ではじめる自作SoC 最近は、RISC-V の誕生により、CPUコアは個人の趣味で作るのが難しくない時代になってきた。 さて、コンピュータというのは、CPUコアだけで動くものではなく、周辺のストレージ、ネットワーク、DRAM、USB、その他入出力装置が揃ってはじめて動くものだ。 CPUコアが個人で自由に作れるようになったら、その次のステップとして、周辺装置も含めた物体、つまり、SoC(System On Chip)を自分で作れるようになりたいと思うのは自然なことだろう。 LiteX は、そういうSoCを自分で作ってみたいという人向けのツール、RTLなどが集まったプロジェクトだ。 公式のWikiによると、 LiteX is a Python "front-end" that generates Verilog netlists, and drives proprietary bu
How an FPGA beginner (or me) start evaluation of VexRiscv. 前々回の宿題で、nextpnr を動かした後は picorv32 の詳細を勉強しようと思ってましたが、ちょっと方針を変更して、VexRiscv をいじってみようと思います。その理由としては、 VexRiscv ではキャッシュコントローラが提供されていること（RAM をあまり持たない FPGA、SPI フラッシュメモリを持っている TinyFPGA BX では、命令キャッシュの有り無しでは性能に大きな差が出そうなこと） 5段パイプラインで設計されており、パイプラインハザードに対する bypass 処理も可能なこと picorv32 よりも f_MAX が高そうなこと（これは評価途中で分かります） Zephyr OS が対応しているらしいこと などがあります。 FPGA と R
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