RISC-V Formal Verification Frameworkは、RISC-Vプロセッサの形式的検証を行うための包括的なフレームワークである。 このフレームワークは、RISC-V Formal Interface (RVFI)を中心として構築されており、SystemVerilog Assertions (SVA)を活用した形式的テストベンチを提供する。 riscv-formalの目的と意義 riscv-formalの主な目的は、RISC-Vプロセッサの機能的正確性を数学的に証明することである。 従来のシミュレーションベースの検証では、テストケースの網羅性に依存するため、バグの見落としが発生する可能性がある。 一方、形式的検証では、全ての可能な入力と状態遷移を数学的に検証することで、プロセッサの正確性を保証できる。 RISC-V Formal Interface (RVFI) の概
Slowly start learning LiteX and Migen. 以前に、SpinalHDL というハードウェア記述言語や、オープンソース（あまり好きな言葉ではないが）の論理合成ツール Yosys、Place and Route ツール nextpnr を使って、設計した論理回路や RISC-V SoC を Lattice 社の FPGA 上で動かしてました。 SpinalHDL による SoC 設計は面白いのですが、SpinalHDL プロジェクトの進み方は基本的に Charles Papon さんの意向次第なので、私の期待している方向にプロジェクトが進まないことがあります。（以前の様子ですと、Papon さんは SMP による Linux 動作に取り組んでいらしたようです。）また、やはり Scala ベースの Chisel や SpinalHDL を利用するには、どうしても
オープンソース・ツールを用いた形式検証を行いたくて、いろいろチュートリアルを読んでいる。 例えば、以下の記事で書いてあるようなBRAMの形式検証を行ってみたい。 zipcpu.com デザインとしては以下をそのまま利用してみる： github.com デザインの本体： always @(posedge w_clk) begin if(w_en) bram[w_addr] <= w_data; end always @(posedge r_clk) begin if(r_en) r_data <= bram[r_addr]; end Formalのassertionの部分 assume()によって、探索の範囲を小さくする： symbiyosys.readthedocs.io // set data variable to whats in the bram initial begin ass
Tang Nano 9kでSoftCore noMMU-Linuxを動かしてみる 2023年10月26日 はじめに 規模が小さいFPGA(Tang Nano 9k)上でRISC-V SoftCore noMMU-Linuxに挑戦したので その概要と構築手順をご紹介したいと思います。 Tang Nano 9kのスペック Logic Units (LUT4) 8640 Crystal oscillator 27MHz External SPI FLASH 32Mbits SPI flash SDR SDRAM(bits) 64Mbits Tang Nano 9kは秋月電子通商さんで2,480円で販売されています。 主な修正内容 RegYMMさんが作成した No MMU Linux on 32-bit RISC-V のqemu riscv32 nommuを参考に Litex VexRiscvで動
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