PES-2とは 意味・読み方・使い方

SIMD program control parts 2-1, 2-2 output instruction control signals 21-1, 21-2 expressing instructions to be executed by respective processor elements (PEs) 4-1 to 4-12 respectively according to tasks to be executed.例文帳に追加

ＳＩＭＤプログラム制御部２−１，２−２は、それぞれ、実行するタスクに対応して各ＰＥ４−１〜４−１２が実行する命令を表す命令制御信号２１−１，２１−２を出力する。 - 特許庁

The data processing system 1 includes: a CPU 5; a PES (Packetized Elementary Stream) decoder 2; an ES (Elementary Stream) decoder 3; a buffer 6; and a buffer 7.例文帳に追加

データ処理システム１は、ＣＰＵ５、ＰＥＳデコーダ２、ＥＳデコーダ３、バッファ６、及びバッファ７を備えて構成されている。 - 特許庁

A multiplexed signal dividing part 2 divides multiplexed signals channel-selected by a tuner 1 into PES (packetized elementary stream) signals of sound, video, and a caption, respectively.例文帳に追加

チューナ１で選局された多重化信号は多重信号分離部２によってそれぞれ音声、映像、字幕のＰＥＳ信号に分離される。 - 特許庁

Packet data that hit the filtering are decoded as data of a section type or PES (packetized elementary stream) system format on the basis of a data type and the result is written in a memory 3 of 188-byte ×2.例文帳に追加

このフィルタにヒットしたパケットデータは、データタイプによりSection系又はＰＥＳ系フォーマットのデータとしてデコードされ、その結果が１８８バイト×２個のメモリ３へ書き込まれる。 - 特許庁

Instruction control signal matrix buses 3-1, 3-2 selectively switch the instruction control signals 21-1, 21-2 to the PEs 4-1 to 4-12 according to instruction control signal matrix switching signals 12.例文帳に追加

命令制御信号マトリクスバス３−１，３−２では、命令制御信号マトリクス切替信号１２に基づいて、ＰＥ４−１〜４−１２に対する命令制御信号２１−１，２１−２を選択的に切り替える。 - 特許庁

Next, a selector 8 is switched to the side of a TS converter 6, the video frame of input 2 in specified encoding mode (such as I picture, for example,) is detected by the data from a TS/PES parser 2 and reading is started from the head of this video frame.例文帳に追加

次いで、選択器８をＴＳ変換器６の方に切替えて、ＴＳ／ＰＥＳパーサ２からのデータにより、入力２の特定の符号化モード（例えば、Ｉピクチャ）のビデオフレームを検出し、該ビデオフレームの先頭から読出しを開始する。 - 特許庁

The reconfigurable arithmetic operation circuit is equipped with a reconfigurable logic circuit 1 including a plurality of PEs 11, a reconfiguration data memory 2, a clock generating section 3, a scheduler 4, and a reconfigurable order circuit 5, wherein the reconfigurable order circuit 5 includes an order circuit 52 and a reconfiguration data memory 51 for the order circuit, and each of the PEs 11 includes a combination circuit 111 and a register 112.例文帳に追加

再構成可能な演算処理回路において、複数のＰＥ１１を備える再構成可能論理回路１と、再構成データメモリ２と、クロック生成部３と、スケジューラ４と、再構成可能順序回路５とを備え、再構成可能順序回路５が順序回路５２と順序回路用再構成データメモリ５１を備え、ＰＥ１１が組合せ回路１１１とレジスタ１１２とを備える。 - 特許庁

In the SIMD type microprocessor, each of the PEs has a computation part which includes n-pieces of computation circuits (n is a natural number of 2 or greater) for processing maximum n-pieces of data at a time.例文帳に追加

本発明のＳＩＭＤ型マイクロプロセッサでは、各ＰＥは、ｎ個（ｎは２以上の自然数）の演算回路を含みこれら演算回路によって一度に最大ｎ個のデータ処理を行う演算部を備えることを特徴とする。 - 特許庁