RDYとは 意味・読み方・使い方

To prevent a hang-up to the utmost by executing the same access processing as previous one again without immediate initialization even when a ready signal RDY has not become active.例文帳に追加

レディ信号ＲＤＹが有効にならなかった場合でも、直ちには初期化せずに再度前回と同一アクセス処理を実行させるようにして、できるだけハングアップに陥ることを防止する。 - 特許庁

When the ready signal RDY is provided, a read control part 60 generates a start signal TRG at the rise of the 2nd clock of the output clock signal CKB to start up a counter 70.例文帳に追加

準備完了信号ＲＤＹが与えられると、読出し制御部６０では出力クロック信号ＣＫＢの２クロック目の立上がり時点で起動信号ＴＲＧが生成され、カウンタ７０が起動される。 - 特許庁

A malfunction due to an external command input, during asynchronous reset, is avoided by keeping the mode instruction signal RDY at the "L" level until asynchronous reset is completed, and setting the signal to the "H" level after the end of asynchronous reset.例文帳に追加

モード指示信号ＲＤＹを非同期リセット終了までは「Ｌ」レベルとし、非同期リセット終了後において「Ｈ」レベルにすることによって、非同期リセット期間中の外部コマンド入力による誤動作が回避される。 - 特許庁

The mode instruction signal RDY is held at the level "L" until asynchronous reset is completed and is made the "H" level after completion of asynchronous reset, and thereby the malfunction by an external command input during asynchronous reset period can be avoided.例文帳に追加

モード指示信号ＲＤＹを非同期リセット終了までは「Ｌ」レベルとし、非同期リセット終了後において「Ｈ」レベルにすることによって、非同期リセット期間中の外部コマンド入力による誤動作が回避される。 - 特許庁

When prescribed write data WDT are written in the RAM 1, a ready signal RDY having pulse width of two cycles or more of an output clock signal CKB is outputted from a read starting part 50.例文帳に追加

ＲＡＭ１に所定の書込みデータＷＤＴが書込まれた時点で、読出し起動部５０から出力クロック信号ＣＫＢの２サイクル以上のパルス幅を持つ準備完了信号ＲＤＹが出力される。 - 特許庁

When not entering an internal operation mode, an external clock generation circuit 40 receives an "H" level mode instruction signal RDY, and generates an external clock signal T1 synchronized with a write command buffer signal TXLWE.例文帳に追加

外部クロック発生回路４０は、内部動作モードにエントリしていないときには、「Ｈ」レベルのモード指示信号ＲＤＹを受けて、ライトコマンドバッファ信号ＴＸＬＷＥに同期した外部クロック信号Ｔ１を発生する。 - 特許庁

The synchronizing output enable-signal OEB-SYNC is supplied to a ready control circuit 2 and an output buffer circuit 3, and output control of data output and a ready signal RDY is performed synchronizing with the clock signal CLK.例文帳に追加

同期化出力イネーブル信号ＯＥＢ＿ＳＹＮＣはレディ制御回路２、出力バッファ回路３に供給され、データ出力とレディ信号ＲＤＹとの出力制御がクロック信号ＣＬＫに同期して行われる。 - 特許庁

The production control CPU 401 resets the liquid crystal control CPU 501 according to the signals (RESET, WDTCLR, RDY/BSY, ERR) transmitted/received between the liquid crystal control CPU 501 and the VDP 504.例文帳に追加

演出制御ＣＰＵ４０１は、液晶制御ＣＰＵ５０１とＶＤＰ５０４との間で送受信される信号（ＲＥＳＥＴ、ＷＤＴＣＬＲ、ＲＤＹ／ＢＳＹ、ＥＲＲ）に基づいて、液晶制御ＣＰＵ５０１をリセットする。 - 特許庁