S-FFとは 意味・読み方・使い方

The frequency divider circuit 9 receives an input clock signal 20 and gives clock signals 21-24 to the 1:2 S/P conversion circuits, the D-FF circuits and the retiming circuit 8.例文帳に追加

分周回路９には、入力クロック信号２０が入力され、クロック信号２１〜２４を上述した１：２Ｓ／Ｐ変換回路、Ｄ−ＦＦおよびリタイミング回路８に入力する。 - 特許庁

The retiming circuit 8 receives output data from the 1:2 S/P conversion circuits 2, 3, 5, 6 at an output stage and the D-FF circuits 4, 7 and outputs a parallel data signal 19.例文帳に追加

出力段の１：２Ｓ／Ｐ変換回路２、３、５、６およびＤ−ＦＦ４、７からの出力データを、リタイミング回路８に入力し、パラレルデータ信号１９を出力する。 - 特許庁

It is determined whether or not a fraction exists in a value FF of the frame of the acquired time code T0 in a step S3, and it is determined whether or not the progress speed S in restarting satisfies a prescribed condition in a step S4.例文帳に追加

ステップＳ３では、取得したタイムコードＴ０のフレームの値ＦＦに端数があるか判定され、ステップＳ４で、再開時の進行速度Ｓが所定の条件を満たすか否かを判定される。 - 特許庁

The FF control block 5 is given an instruction to output a signal S generated by multiplying the step target value X input by a temporary lag having a coefficient (inverse of time constant) of log(α/(1+α))/T_1.例文帳に追加

ＦＦ制御ブロック５に、入力されるステップ目標値Ｘに係数（時定数の逆数）をｌｏｇ（α／（１＋α））／Ｔ_１とした一時遅れをかけた信号Ｓを出力させる指令を与える。 - 特許庁

When the value FF of the frame of the time code T0 has a fraction and also the progress speed S in restarting satisfies the prescribed condition, adjustment is performed to truncate the fraction of the time code T0 in a step S5.例文帳に追加

そして、タイムコードＴ０のフレームの値ＦＦに端数があり、再開時の進行速度Ｓが所定の条件を満たす場合、ステップＳ５で、タイムコードＴ０の端数を切り捨てる調整が行われる。 - 特許庁

A sensing printed circuit board 30 provided with a magnetic sensor S on the rear surface side is vertically mounted to the front side of a main printed circuit board 10, and a magnetic body FF having a projecting part F1 is mounted to the front surface side of the sensing printed circuit board 30.例文帳に追加

後面側に磁気センサＳを実装したセンシングプリント基板３０がメインプリント基板１０の前側に垂直に取り付けられ、凸部Ｆ１を有する磁性体ＦＦがセンシングプリント基板３０の前面側に取り付けられている。 - 特許庁

Therefore, even in case that the timing of a signal S3 rising to the H level is delayed behind the timing of the H level of signal CLK being inputted into the set terminal S of an FF circuit 27, the FF circuit 27 is reset by the H level of delay signal DCK that is inputted prior to the H level of signal CLK, and an output transistor T1 is switched off.例文帳に追加

このため、ＦＦ回路２７は、ノイズ等によって信号Ｓ３がＨレベルに立ち上がるタイミングがＦＦ回路２７のセット端子ＳにＨレベルの信号ＣＬＫが入力されるタイミングよりも遅れた場合においても、そのＨレベルの信号ＣＬＫに先だって入力されるＨレベルの遅延信号ＤＣＫによりリセットし、出力用トランジスタＴ１がオフする。 - 特許庁

The data output circuit 150 takes in read-out data using directly a DLL clock CLK_-F in which a signal level of the internal clock CLK_-FF is recovered by a repeater 120, and outputs read-out data to the outside for each half cycle synchronizing the DLL clocks CLK_-F, CLK_-S.例文帳に追加

データ出力回路１５０は、リピータ１２０によって内部クロックＣＬＫ＿ＦＦの信号レベルが回復されたＤＬＬクロックＣＬＫ＿Ｆを直接使用して読出データを取込み、ＤＬＬクロックＣＬＫ＿Ｆ，ＣＬＫ＿Ｓに同期して半サイクル毎に読出データを外部へ出力する。 - 特許庁