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Binary logicとは 意味・読み方・使い方
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意味・対訳 二値論理
「Binary logic」の部分一致の例文検索結果
該当件数 : 52件
A binary determination section uses signs of the successive digital codes to determine the logic of the binary data.例文帳に追加
バイナリ判定部は、連続するデジタルコードの符号を用いて２値データの論理を求める。 - 特許庁
To provide a carry logic circuit, and to provide a binary adder circuit including selection logic.例文帳に追加
桁上げ論理回路および選択論理を含んだ２進加算器回路を提供すること。 - 特許庁
A data selection section outputs the logic of the isolated pulse as the logic of the binary data when the isolated pulse is detected, and outputs the logic of the binary data determined by the binary determination section when the isolated pulse is not detected.例文帳に追加
データ選択部は、孤立パルスが検出されるときに、孤立パルスの論理を２値データの論理として出力し、孤立パルスが検出されないときに、バイナリ判定部により求められた２値データの論理を出力する。 - 特許庁
A driver 6 when receiving the binary logic signals 64, 62, and 61 through a bus level selecting circuit 5 converts the binary logic signals into analog signals of voltages having an amplitude e.2n-1, where (n) is the bus level of the binary logic signal and (e) is a reference voltage.例文帳に追加
ドライバ６は、バスレベル選択回路５を介して２値論理信号６４，６２，６１を受け取ると、その２値論理信号のバスレベルをｎ、基準電圧をｅとすると２値論理信号をｅ・２^n-1の振幅を持つ電圧のアナログ信号に変換する。 - 特許庁
When plural binary logic signals are inputted at the same time, the driver 6 generates a multi-valued logic signal by superposing the analog signals converted into the bus levels of the binary logic signals to actualize a multiple communication.例文帳に追加
ドライバ６は、複数の２値論理信号が同時に入力されたとき各２値論理信号のバスレベルに応じて変換したアナログ信号を重畳することによって多値論理信号を生成することで多重通信を実現する。 - 特許庁
The control unit inputs a select signal having binary logic to the respective solid-state imaging devices 1.例文帳に追加
制御部は、各固体撮像装置１に、２値の論理を持った選択信号を入力する。 - 特許庁
Unique bus levels are assigned for every binary logic signal outputted by functions 4a, 4b, and 4c.例文帳に追加
ファンクション４ａ，４ｂ，４ｃが出力する２値論理信号毎に予めユニークなバスレベルを割り当てておく。 - 特許庁
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「Binary logic」の部分一致の例文検索結果
該当件数 : 52件
The duobinary-to-binary signal converter includes a pair of comparators coupled to a logic gate.例文帳に追加
本願発明のデュオバイナリ−バイナリ信号変換器は、論理ゲートと結合させた一対の比較器を含む。 - 特許庁
A combination of the multi-value logic circuit, a pull-down resistor 26, and binary determination means existing in an input section of a D-type flip-flop 27 changes a multi-value signal to a binary signal concurrently with changing a multi-value hazard to a binary hazard.例文帳に追加
この多値論理回路、プル・ダウン用抵抗２６及びＤ型フリップ・フロップ２７の入力部に有る２値判別手段の組合せが、多値信号を２値信号に変えると同時に多値ハザードを２値ハザードに変える。 - 特許庁
To compose a pass transistor logic circuit which is faster and has a smaller chip area and lower power consumption than a pass transistor logic circuit obtained by mapping from a mere binary decision tree.例文帳に追加
単なる二分決定木からのマッピングにより得られるパストランジスタ論理回路よりも、高速、小チップ面積、低消費電力のパストランジスタ論理回路を合成すること。 - 特許庁
A third binary logic signal is inputted to the base of Q413 and an inverted signal is inputted to the base of Q414.例文帳に追加
Ｑ４１３のベースに第３の２値論理信号が入力され、反転信号がＱ４１４のベースに入力される。 - 特許庁
A second binary logic signal is inputted to the base of Q416 and an inverted signal is inputted to the base of Q415.例文帳に追加
Ｑ４１６のベースに第２の２値論理信号が入力され、反転信号がＱ４１５のベースに入力される。 - 特許庁
A first binary logic signal is inputted to the base of Q411 and an inverted signal is inputted to the base of Q412.例文帳に追加
Ｑ４１１のベースに第１の２値論理信号が入力され、反転信号がＱ４１２のベースに入力される。 - 特許庁
A counter 52 generates a count depending on a period of a logic level from the 1st binary data and generates the 1st comparison level.例文帳に追加
第１の２値化データは、カウンタ５２により、論理レベルの期間に応じたカウント値が生成され、第１のコンパレートレベルが生成される。 - 特許庁
The method for constituting a pass transistor logic circuit includes a step for logic composition using CMOS logic composing algorithm, a step for generating binary decision trees each having a variable order from the result of the logic composition in accordance with specified constraints, and a step for obtaining a plurality of pass transistor logic circuits each including ≥1 pass transistor by mapping the binary decision trees.例文帳に追加
本発明による方法は、パストランジスタ論理回路を構成する方法であって、ＣＭＯＳ論理合成アルゴリズムを利用して論理合成を行うステップと、所定の制約条件に応じて、前記論理合成の結果からそれぞれ変数順序を有する複数の二分決定木を生成するステップと、前記複数の二分決定木をマッピングすることにより、それぞれ１以上のパストランジスタを含む複数のパストランジスタ論理回路を得るステップとを包含する。 - 特許庁
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