CLK-1とは 意味・読み方・使い方

The processor 1 has: a clock control circuit 21 which outputs a control clock signal ECLK generated on the basis of a supplied clock signal CLK according to a control signal S_CYCLE for controlling the clock signal CLK; and a plurality of serially connected ALUs 22-25.例文帳に追加

プロセッサ１は、クロック信号CLKを制御するための制御信号S_CYCLEに応じて、供給されたクロック信号CLKに基づいて生成された制御クロック信号ECLKを出力するクロック制御回路２１と、直列に接続された複数のALU２２〜２５とを有する。 - 特許庁

A counter 545 counts a clock CLK and a multiplier 546 makes a count value 1/A-fold.例文帳に追加

カウンタ５４５はクロックＣＬＫをカウントし、乗算器５４６はカウント値を１／Ａ倍する。 - 特許庁

When the DIN is '1', the CLK delayed for two unit times is selected and outputted.例文帳に追加

ＤＩＮが”１”の時は２単位時間遅れたＣＬＫが選択され、出力される。 - 特許庁

A CPU (Central Processing Unit) 10 inside this microcomputer 1 sequentially reads data Dn from the ROM 20 in synchronism with a clock CLK supplied from an external tester 2, and makes the tester 2 inspect a reading speed and normality of the data Dn.例文帳に追加

マイクロコンピュータ1内のCPU10は、外部のテスタ2から供給されるクロックCLKに同期してROM20からデータDnを順次読み出し、テスタ2にデータDnの正常性と読出速度とを検査させる。 - 特許庁

The 1/4 frequency divider 15 supplies the inverted clock N24 of the 1/4-frequency-divided signal as a reference clock input to a phase comparator 32.例文帳に追加

第２の内部クロック発生回路内には、第1の外部クロック信号CLKと第2の外部クロック信号/CLKの位相差に相当するほぼ1/2周期分(180°)程度の遅延量をもつ可変遅延回路があればよく、その回路構成は簡単で小規模である。 - 特許庁

The CR oscillator circuit 11 generates a clock CLK 1 to be supplied to an internal circuit 17.例文帳に追加

ＣＲ発振回路１１は、内部回路１７に供給されるクロックＣＬＫ１を生成する。 - 特許庁

Consequently, the count value CNT is maintained at the value of 1 for two cycles of the clock signal CLK.例文帳に追加

これにより、カウント値ＣＮＴはクロック信号ＣＬＫの２周期分の間、１の値が維持される。 - 特許庁

Furthermore, common sampling clock signals CLK are input to the respective A/D converters (1), (2).例文帳に追加

また、各Ａ／Ｄコンバータ（１）、（２）には共通のサンプリング用のクロック信号ＣＬＫを入力する。 - 特許庁