CLK-6とは 意味・読み方・使い方

The Q-output terminal of DFF 6 is operated to latch the output signal of the Q-terminal of DFF 5 at the next build up of CLK.例文帳に追加

その次のＣＬＫの立ち上がりでＤＦＦ５のＱ端子の出力信号がＤＦＦ６のＱ出力端子にラッチされるように動作する。 - 特許庁

A clock CLK is applied to flip-flops 5a, 5b as resistor circuits into which output data from a test circuit 4 are input together with a circuit block 3, and an output signal changing synchronously with the clock CLK is inputted into a buffer circuit 6 as a test object circuit.例文帳に追加

回路ブロック３と共に、テスト回路４の出力データが入力されるレジスタ回路としてのフリップフロップ５ａ、５ｂには、クロックＣＬＫが印加され、クロックＣＬＫに同期して変化する出力信号は、テスト対象回路としてのバッファ回路６に入力される。 - 特許庁

The delay block of the CIC filter 6 is constituted of a flip-flop 15 with a data enable function, clock signals outputted from an NCO 14 are supplied to the flip-flop 15 on the basis of a system clock clk, thereby making the cut-off frequency changeable.例文帳に追加

ＣＩＣフィルタ６の遅延ブロックをデータイネーブル機能付きのフリップフロップ１５で構成し、システムクロックclkに基づいてＮＣＯ１４より出力されるクロック信号をフリップフロップ１５に供給することで、遮断周波数が変更可能となるように構成する。 - 特許庁

A sampling result of ras#-smpl 1-3 synchronizing ras# causing corruption due to influence of a load capacity with the clk-dl 4-6 respectively and a ras#-org is outputted to a pulse monitoring circuit 22.例文帳に追加

一方、負荷容量の影響でなまりが発生したras#をclk_dl４〜６にそれぞれ同期させたras#_smpl１〜３とras#_orgとのサンプリング結果をパルス監視回路２２に出力する。 - 特許庁

The reference clock CLK becomes a differential signal via a differential driver 19, and the signal is transmitted to the distal end of an insertion part 6 via twisted pair cables 21 with suppressed noise radiation.例文帳に追加

基準クロックＣＬＫは、差動ドライバ１９を介して差動信号となり、ツイストペアケーブル２１により挿入部６の先端部に、ノイズの放射を抑圧して伝送する。 - 特許庁

Accordingly, a Q output signal of the DFF 5-1 is connected to a D input terminal of a DFF 6, and an output signal of a Q terminal of the DFF 5-1 is latched by the DFF 6 at a rise of a next CLK.例文帳に追加

そのため、ＤＦＦ５−１のＱ出力信号がＤＦＦ６のＤ入力端子に接続され、その次のＣＬＫの立ち上がりでＤＦＦ５−１のＱ端子の出力信号がＤＦＦ６にラッチされるように動作する。 - 特許庁

On the basis of the detection result, synchronizing timing not affected by the corruption is found among the clk-dl 4-6, and control is carried out so that a control signal is outputted in timing earlier by a time equivalent to the synchronizing timing.例文帳に追加

この検出結果をもとに、clk_dl４〜６のうち、なまりの影響を受けない同期タイミングを求め、そのその時間分早いタイミングに制御信号を出力するように制御する。 - 特許庁

A CPU 6 sends a DATA signal and a CLK signal to a PLLIC 1 to set desired frequencies for a programmable RF counter 2 or a programmable reference counter 9.例文帳に追加

ＣＰＵ６から、プログラマブルＲＦカウンタ２あるいはプログラマブルリファレンスカウンタ９に対する所望の周波数設定データが、ＤＡＴＡ信号、ＣＬＫ信号を使用してＰＬＬＩＣ１へ送出される。 - 特許庁