DPLLとは 意味・読み方・使い方

The DPLL 24 generates electronic shutter control signals by using the tracking signals.例文帳に追加

ＤＰＬＬ２４では、このトラッキング信号を用いて電子シャッタ制御信号を発生している。 - 特許庁

A DPLL demodulation unit 20 executes demodulation processing of a signal having an adjusted signal level.例文帳に追加

ＤＰＬＬ復調部２０は、信号レベルを調節した信号に対して、復調処理を実行する。 - 特許庁

In a demodulation part 51 of an IC card, pieces of data corresponding to each of a plurality of pieces of communication speed are extracted and outputted from data transmitted from a reader/writer in a plurality of DPLL circuits 63_1 to 63_M.例文帳に追加

ICカードの復調部５１では、複数のDPLL回路６３_1乃至６３_Mにおいて、リーダ／ライタから送信されてくるデータから、複数の通信速度それぞれに対応するデータが抽出されて出力される。 - 特許庁

To reduce a phase error of a recovered clock based on a phase error of a DPLL circuit of a demodulator.例文帳に追加

復調装置のＤＰＬＬ回路の位相誤差に基づく再生クロックの位相誤差を減少させる。 - 特許庁

A digital PLL (DPLL) 51f controls the phase of a receiving user clock CRU1 so that the difference between local timing information (local RTS information) generated on the basis of the first received user clock CRU1 and received timing information (received RTS information) received from a network is zero.例文帳に追加

ディジタルPLL(DPLL)５１ｆは、第１の受信ユーザクロックＣ_RU1に基づいて作成したローカルなタイミング情報(ローカルRTS情報)とネットワークより受信した受信タイミング情報(受信RTS情報)の差が零となるように該受信ユーザクロックＣ_RU1の位相を制御する。 - 特許庁

Then, in a selector 64, data corresponding to the communication speed of the data transmitted from the reader/writer among the pieces of data output by the DPLL circuits 63_1 to 63_M are selected and supplied to a data processing part 12 which processes the data transmitted from the reader/writer.例文帳に追加

そして、セレクタ６４では、DPLL回路６３_1乃至６３_Mが出力するデータのうちの、リーダ／ライタから送信されてくるデータの通信速度に対応するデータが選択され、リーダ／ライタから送信されてくるデータを処理するデータ処理部１２に供給される。 - 特許庁

To suppress occurrence of a phase jump of an output clock caused by an instantaneous phase jump of an input clock in a DPLL (digital phase locked loop) circuit.例文帳に追加

ＤＰＬＬ回路において、入力クロックの瞬間的な位相跳びによる出力クロックの位相跳びの発生を抑制する。 - 特許庁

A DPLL 5 phase- controls a toothless clock part by the use of the inputted reference OSC and generates the smoothed clocks.例文帳に追加

ＤＰＬＬ５は、入力される基準ＯＳＣを使用して歯抜けクロック部分に対し位相制御を行い、平滑化クロックを生成する。 - 特許庁