DWLとは 意味・読み方・使い方

A first dummy memory cell DMC1 storing a first logic and a second dummy memory cell DMC2 storing a second logic being opposite to the first logic are connected to a dummy word line DWL.例文帳に追加

第１論理を記憶する第１ダミーメモリセルＤＭＣ１と、第１論理と反対の第２論理を記憶する第２ダミーメモリセルＤＭＣ２とが、ダミーワード線ＤＷＬに接続されている。 - 特許庁

Since the potential of the dummy word line DWL is directly detected, an address of a word line short-circuited with a dummy word line is reliably detected in a short period of time.例文帳に追加

本発明によれば、ダミーワード線ＤＷＬの電位を直接検出していることから、ダミーワード線とショートしているワード線のアドレスを短時間で確実に検出することが可能となる。 - 特許庁

The dummy electrode layer DWL is provided between the lower gate layer BG and the laminate, is composed of the same material as that of the electrode layer WL, and is thicker than each electrode layer WL.例文帳に追加

ダミー電極層ＤＷＬは、下部ゲート層ＢＧと積層体との間に設けられ、電極層ＷＬと同じ材料からなり、各々の電極層ＷＬよりも厚い。 - 特許庁

By appropriately setting the diameter DWL and height hWL of the conductor wall 5, a power half-value width is widened compared to the case without the conductor wall and simultaneously axial ratio characteristics are improved.例文帳に追加

導体壁5の直径D_WL と高さh_WLを適切に設定することにより、導体壁がない場合と比べて電力半値幅を広げると同時に軸比特性を向上させることができる。 - 特許庁

Data are written into the elements MTJ0 and MTJ1 by the current that is flowing in a data writing line DWL and the states recorded in the elements MTJ0 and MTJ1 are taken out to an output OUT and an output OUT bar by REFRESHN signals.例文帳に追加

データ書き込み線ＤＷＬに流れる電流によってＭＴＪ０，ＭＴＪ１にデータを書き込み、ＲＥＦＲＥＳＨＮ信号によってＭＴＪ０，ＭＴＪ１に記録された状態を出力ＯＵＴおよびＯＵＴバーに取り出す。 - 特許庁

The dummy cell is constituted of a series of a first switching transistor (15) made conductive in response to a dummy word line (DWL) and a second switching transistor (17) for connecting an adjacent source line to a corresponding bit line in response to the potential of the source line (SL) of a corresponding row.例文帳に追加

ダミーセルは、ダミーワード線（ＤＷＬ）に応答して導通する第１のスイッチングトランジスタ（１５）と、対応の列のソース線（ＳＬ）の電位に応答して隣接ソース線を対応のビット線に結合する第２のスイッチングトランジスタ（１７）の直列体で構成する。 - 特許庁

A potential outputted from the dummy memory cells DMC selected by the dummy wordline DWL to a dummy bit line DBL, is monitored by a comparison circuit 24, and a comparison signal CMP of a comparison result is given to a timing signal generating circuit 22 when the potential becomes a reference voltage REF or lower.例文帳に追加

ダミーワード線ＤＷＬで選択されたダミーメモリセルＤＭＣからダミービット線ＤＢＬに出力される電位を比較回路２４で監視し、参照電圧ＲＥＦ以下になったときに比較結果の出力信号ＣＭＰをタイミング信号生成回路２２に与える。 - 特許庁

When a word line (WL) and a dummy word line (DWL) are activated and a potential of each line rises by a threshold voltage of access transistors (111 and 141), a main capacitor (112) and a dummy capacitor (143) are electrically connected to the bit lines immediately, and reading of data begins.例文帳に追加

そして、ワード線（ＷＬ）およびダミーワード線（ＤＷＬ）が活性化され、それぞれの電位がアクセストランジスタ（１１１，１４１）の閾値電圧だけ上昇すると、すぐさまメインキャパシタ（１１２）およびダミーキャパシタ（１４３）がビット線に電気的に接続され、データの滲み出しが始まる。 - 特許庁