FET processとは 意味・読み方・使い方

Instead of a normal subtractive etching method, a multi-mesa FET structure forming method using a Damascene method gate process or a Damascene method alternate gate process is included.例文帳に追加

通常の減法エッチング法の代わりに、ダマシン法ゲート・プロセスもしくはダマシン法代替ゲート・プロセスを用いるマルチ・メサ型ＦＥＴ構造を形成する方法を含む。 - 特許庁

In a process for manufacturing a recess-gate type FET, a recess etching process (S105) subjects it to an aqueous solution containing aqueous ammonia for selective etching with GaAs in wet-etching.例文帳に追加

リセスゲート型のＦＥＴ製造工程において、リセスエッチングプロセス（Ｓ１０５）はアンモニア水を含む水溶液でウエットエッチングでＧａＡｓの選択エッチング（リセスエッチング（Ｓ１０５））を行う。 - 特許庁

To compensate the dispersion of the characteristics of the drain current or the like of an FET for control resulting from a manufacture process by simple constitution.例文帳に追加

製造プロセスに起因する制御用ＦＥＴのドレイン電流などの特性のばらつきを、簡易な構成によって補償する。 - 特許庁

To provide a high performance semiconductor device for enhancing the driving power of an MOS-FET, and to provide its fabrication process.例文帳に追加

ＭＯＳ−ＦＥＴの駆動力を向上させる高性能な半導体装置及びその製造方法を提供すること。 - 特許庁

An LDD region 17 and a p-type pocket region 15 in an n-type FET and an LDD region 11 and an n-type pocket region 8 in a p-type FET are formed into the lithographic process.例文帳に追加

ｎ型ＦＥＴ領域内のＬＤＤ領域１７及びｐ型ポケット領域１５と、ｐ型ＦＥＴ領域内のＬＤＤ領域１１及びｎ型ポケット領域８とを、１回のリソグラフィ工程で形成する。 - 特許庁

To fabricate a high quality J-FET element by a simple manufacturing process by forming an N-channel type J-FET(junction field effect transistor) element in a P-well region, having each region of an NPN transistor for common use.例文帳に追加

Ｐウェル領域内にＮチャネル型のＪ−ＦＥＴ素子を形成し、且つＮＰＮトランジスタの各領域を共用して形成することにより、高性能のＪ−ＦＥＴ素子を簡素な製造工程で形成すること。 - 特許庁

In a manufacturing process, after source and drain electrodes 16a, 16b of an FET are formed, a gate electrode 18a of the FET and the lower electrode 18b of the MIM capacitor are simultaneously formed by a lift-off method.例文帳に追加

製造工程において、ＦＥＴのソース・ドレイン電極１６ａ・１６ｂを形成した後に、リフトオフ法によりＦＥＴのゲート電極１８ａとＭＩＭキャパシタの下側電極１８ｂとを同時に形成する。 - 特許庁

A method for thermally reducing dissipation in a single PLC 10 package includes a process for realizing a pulse width modulation current regulator 40 including a field effect transistor(FET) switch 74 and a process for providing a wide operating range of current by utilizing turn-on delay of the FET.例文帳に追加

単一のＰＬＣ（１０）パッケージにおいて熱的に消散を減少させる方法は、電界効果トランジスタ（ＦＥＴ）スイッチ（７４）を含むパルス幅変調電流調整器（４０）を実現する過程と、ＦＥＴのターンオン遅延を利用して電流の広い動作範囲を提供する過程とを含む。 - 特許庁