pch-2とは 意味・読み方・使い方

The source of the Pch transistor P1 is connected to an input terminal 2, its source is connected to an output terminal 3, a control signal SG2 is inputted to its gate, and the high potential side power source Vdd is supplied from the input terminal 2 to the Pch MOS transistor.例文帳に追加

Ｐｃｈ ＭＯＳトランジスタＰ１は、ソースが入力端子２に接続され、ドレインが出力端子３に接続され、ゲートに制御信号ＳＧ３が入力され、入力端子２から、高電位側電源Ｖｄｄが供給される。 - 特許庁

This level shift circuit 30 is provided with a bias power source 1, a clamping circuit 2, an inverter INV1, an Nch MOS transistor MN1, an Nch MOS transistor MN2, a Pch MOS transistor MP3, and a Pch MOS transistor MP3.例文帳に追加

レベルシフト回路３０には、バイアス電源１、クランプ回路２、インバータＩＮＶ１、Ｎｃｈ ＭＯＳトランジスタＭＮ１、Ｎｃｈ ＭＯＳトランジスタＭＮ２、Ｐｃｈ ＭＯＳトランジスタＭＰ３、及びＰｃｈ ＭＯＳトランジスタＭＰ３が設けられる。 - 特許庁

In the semiconductor device, Pch transistors P1, P2, P3 to which resistance devices are inserted in series, are prepared at a pull-up side of a driver 2 and configured to select ON resistance at a Pch transistor side and a resistance value of the resistance devices.例文帳に追加

本発明の半導体装置では、ドライバ２のプルアップ側において、抵抗素子が直列に挿入されたＰｃｈトランジスタＰ１、Ｐ２、Ｐ３を用意し、Ｐｃｈトランジスタ側のＯＮ抵抗と抵抗素子の抵抗値とを選択可能に構成する。 - 特許庁

Differential delay cells DDC 1 to DDC 4, respectively include: load control parts 1; bias sources 2; Nch MOS transistors NMT 11; Nch MOS transistors NMT 12; Pch MOS transistor PMT 11; and a Pch MOS transistor PMT 12.例文帳に追加

差動遅延セルＤＤＣ１乃至ＤＤＣ４には、負荷制御部１、バイアス源２、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１１、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１２、Ｐｃｈ ＭＯＳトランジスタＰＭＴ１１、及びＰｃｈ ＭＯＳトランジスタＰＭＴ１２がそれぞれ設けられる。 - 特許庁

A band gap reference circuit 30 is provided with an amplification part 31, Pch MOS (Metal Oxide Semiconductor) transistors PMT 2-4, a diode D1, a diode D11, a diode D1n, and resistors R1-6, and the reference voltage Vbgr is output from a drain of the Pch MOS transistor PMT4.例文帳に追加

バンドギャップリファレンス回路３０には、増幅部３１、Ｐｃｈ ＭＯＳトランジスタＰＭＴ２乃至４、ダイオードＤ１、ダイオードＤ１１、ダイオードＤ１ｎ、及び抵抗Ｒ１乃至６が設けられ、Ｐｃｈ ＭＯＳトランジスタＰＭＴ４のドレインから基準電圧Ｖｂｇｒが出力される。 - 特許庁

The differential input stage 2 is a differential amplifying circuit comprising Pch MOS transistors EP1 and EP2 and Nch MOS transistors EN1 to EN3 forming differential pairs.例文帳に追加

差動入力段２は、ＰｃｈＭＯＳトランジスタＥＰ１、ＥＰ２、及び差動対をなすＮｃｈＭＯＳトランジスタＥＮ１乃至ＥＮ３から構成された差動増幅回路である。 - 特許庁

In the detection circuit 20 of the acceleration sensor the back gate potential of the Pch-MOS21ca for constituting a switch 21c of a C-V conversion circuit 21, and an Nch-MOS21cb are made Vdd/2.例文帳に追加

加速度センサの検出回路２０におけるＣ−Ｖ変換回路２１のスイッチ２１ｃを構成するＰｃｈ−ＭＯＳ２１ｃａとＮｃｈ−ＭＯＳ２１ｃｂのバックゲート電位がＶｄｄ／２となるようにする。 - 特許庁

The Schmidt trigger circuit 2 is provided with an inverter INV2, a Pch MOS transistor PT2, a Pch MOS transistor PT3, an Nch MOS transistor NT2 and an Nch MOS transistor NT3, and inputs the clock signal CLK and two signals outputted from the signal processing section 1 and outputs the noise-eliminated clock signal CLK from as an output signal Sout.例文帳に追加

シュミットトリガ回路２には、インバータＩＮＶ２、Ｐｃｈ ＭＯＳトランジスタＰＴ２、Ｐｃｈ ＭＯＳトランジスタＰＴ３、Ｎｃｈ ＭＯＳトランジスタＮＴ２、及びＮｃｈ ＭＯＳトランジスタＮＴ３が設けられ、クロック信号ＣＬＫ及び信号処理部１から出力される２つの信号を入力し、ノイズが除去されたクロック信号ＣＬＫを出力信号Ｓｏｕｔとして出力する。 - 特許庁