placement optimizationとは 意味・読み方・使い方

Then, top level layout design processing (initial placement, clock synthesis, timing optimization synthesis considering clock delay propagation, routing) is performed (S4).例文帳に追加

次に、トップレベルでのレイアウト設計処理（初期配置、クロック合成、クロック遅延伝播を考慮したタイミング最適化合成、配線）を行う（Ｓ４）。 - 特許庁

Layout design processing in the layout hierarchy blocks (floor planning, initial placement, ideally clocked timing optimization synthesis) is next performed (S2), and placement information 48 about the layout hierarchy blocks is fed back to the top level (S3).例文帳に追加

次に、レイアウト階層ブロックでのレイアウト設計処理（フロアプラン、初期配置、理想クロックでのタイミング最適化合成）を行い（Ｓ２）、レイアウト階層ブロックの配置情報４８をトップレベルにフィードバックする（Ｓ３）。 - 特許庁

To determine the placement position, shape and area of blocks more easily for chip level optimization in floor plan design by a virtual flat placement technique having a black box block.例文帳に追加

半導体集積回路の階層型レイアウトの自動フロアプラン手法では、ブラックボックスブロックを含む場合、予め設定したブラックボックスブロックの形状や面積が絶対的な影響を及ぼすため、チップレベルで最適となるようにブロックの形状や面積を決定することが困難になる。 - 特許庁

Numerical thermal and optimization analyses on the basis of numerical value direct the placement of the heaters so that when each heating element is simultaneously powered on for an identical fraction of the time, an acceptable temperature distribution will be produced within the tool at the tool operating temperature.例文帳に追加

数値に基づく温度分析及び最適化分析により、各加熱エレメントを同時に同じ時間に亘って賦勢したとき、工具作動温度の工具内に適当な温度分布が発生するように、ヒーターの配置を定める。 - 特許庁

A layout device for the semiconductor integrated circuit includes: a first storage area for storing an optimization library which includes possibility of short circuit and association between a cell frame and an overlapping distance by combination of cells placed in adjacency; and a first optimization means for overlapping the cell frame with the combination of cells which can be short-circuited and placing them with reference to the optimization library stored in the first storage area in the cell placement satisfying a design rule.例文帳に追加

上記課題は、隣接して配置されるセルの組み合せ毎にショート可否とセル枠のオーバーラップ可能な距離との対応付けを含む最適化ライブラリを格納する第一記憶領域と、デザインルールを満たすセル配置において、前記第一記憶領域に格納されている前記最適化ライブラリを参照することによって、前記ショート可能なセルの組み合せに対して前記セル枠をオーバーラップさせて配置する第一最適化手段とを有することを特徴とする半導体集積回路のレイアウト装置により達成される。 - 特許庁