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clock scanとは 意味・読み方・使い方
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「clock scan」の部分一致の例文検索結果
該当件数 : 184件
Each scan vector of the multiple scan chain is inputted to a corresponding scan chain being related by a corresponding scan clock signal out of multiple scan clock signals SCK1-SCKN.例文帳に追加
しかし、多重スキャンクロック信号ＳＣＫ１〜ＳＣＫＮのうち対応するスキャンクロック信号により関係づけられて、多重スキャンチェーンの各スキャンベクトルは対応するスキャンチェーンに入力される。 - 特許庁
The scan path control circuit (5) considers the scan paths included in the scan path route as selective scan paths, considers the scan paths excluded from the scan path route as nonselective scan paths, and inhibits the nonselective scan paths from being supplied with a clock.例文帳に追加
ここにおいて、スキャンパス制御回路（５）は、スキャンパス経路に含まれるスキャンパスを選択スキャンパスとし、スキャンパス経路に含まれないスキャンパスを非選択スキャンパスとし、非選択スキャンパスに対するクロックの供給を禁止する。 - 特許庁
SCAN BASE TEST OF DEVICE PROVIDED WITH TEST CLOCK CONTROL STRUCTURE例文帳に追加
テストクロック制御構造を実装するデバイスのスキャンベーステスト - 特許庁
SCAN CLOCK DISTRIBUTION SYSTEM AND SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE例文帳に追加
スキャンクロック分配システム及び半導体集積回路装置 - 特許庁
The clock selection circuit 52 outputs a selection clock signal based on the scan clock signal while the image reading part 10 outputs the scan clock signal, and the selection clock signal based on the system clock signal while the image reading part 10 interrupts output of the scan clock signal.例文帳に追加
クロック選択回路５２は、画像読取部１０がスキャンクロック信号を出力する間に、当該スキャンクロック信号に基づく選択クロック信号を出力し、画像読取部１０がスキャンクロック信号の出力を停止する間に、システムクロック信号に基づく選択クロック信号を出力する。 - 特許庁
The double clock extraction circuit, the clock mask circuit, and the scan flip-flop are provided, corresponding to the plurality of the clock domains.例文帳に追加
ダブルクロック抽出回路と、クロックマスク回路と、スキャンフリップフロップとは、複数のクロックドメインに対応して設けられる。 - 特許庁
The image reading part 10 reads in scan mode image data in synchronism with a scan clock signal.例文帳に追加
画像読取部１０は、スキャンモードではライン画像データをスキャンクロック信号に同期して読み取る。 - 特許庁
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「clock scan」の部分一致の例文検索結果
該当件数 : 184件
GATED CLOCK CELL, SCAN TEST CONTROL CIRCUIT, AND METHOD FOR DESIGNING RTL LEVEL OF SCAN TEST CONTROL CIRCUIT例文帳に追加
ゲーテッドクロックセル、スキャンテスト制御回路及びスキャンテスト制御回路のＲＴＬレベルの設計方法 - 特許庁
On the fixed layer, scan clock wiring 11 for supplying a scan clock performing scan test to a selection circuit 4, and clock wiring for supplying the output from the selection circuit 4 to a flip-flop 51 on a scan path are formed.例文帳に追加
固定層には、スキャンテストを行なうためのスキャンクロックを選択回路４に対して供給するスキャンクロック配線１１と、選択回路４の出力をスキャンパス上のフリップフロップ５１に対して供給するクロック配線とを形成している。 - 特許庁
During a scan test, first and second clock control sections 106, 107 select a scan clock input terminal 104 by a control signal from a control signal input terminal 105 to supply clock paths 108, 109 with a clock during the scan test.例文帳に追加
第１、第２のクロック制御部１０６、１０７は、スキャンテスト時に、制御信号入力端子１０５からの制御信号によってスキャンクロック入力端子１０４を選択し、クロックパス１０８、１０９へスキャンテスト時のクロックを供給する。 - 特許庁
A first latch carries and outputs input data according to a clock, and carries and outputs input scan data according to a first scan clock.例文帳に追加
第１のラッチは、クロックに従って入力データを保持して出力し、第１のスキャンクロックに従って入力スキャンデータを保持して出力する。 - 特許庁
To provide a circuit which reduces an increase in the number of scan path test clock terminal.例文帳に追加
スキャンパステストクロック端子数の増大を抑止する回路の提供。 - 特許庁
The dummy block 120 has a clock terminal D4 to which a clock signal CLK is input, a scan input terminal D2 connected to the scan chain 140, and a scan output terminal D5 connected to the scan chain 140.例文帳に追加
ダミーブロック１２０は、クロック信号ＣＬＫが入力されるクロック端子Ｄ４と、スキャンチェーン１４０に接続されたスキャン入力端子Ｄ２と、スキャンチェーン１４０に接続されたスキャン出力端子Ｄ５と、を有する。 - 特許庁
The semiconductor integrated circuit includes a plurality of scan flip-flops constituting a scan chain during the scan test, and a plurality of clock gating circuits connected between a clock input and the plurality of scan flip-flops.例文帳に追加
本発明による半導体集積回路は、スキャンテスト時にスキャンチェーンを構成する複数のスキャンフリップフロップと、クロック入力と複数のスキャンフリップフロップとの間に接続された複数のクロックゲーティング回路とを具備する。 - 特許庁
A scan power control terminal and an accompanying function are added to a gated clock cell which controls a clock tree.例文帳に追加
クロックツリーを制御するゲーテッドクロックセルにスキャン電力制御端子及び付随する機能を追加する。 - 特許庁
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