definerとは 意味・読み方・使い方

When performing circuit design using a clock frequency-divided by a flip flop based on a definer design, flip flops in a net list 22 are classified into a definer tree flip flop, a frequency-division flip flop and the other normal flip flops by referring to the net list 22 and a definer signal information 23.例文帳に追加

デファイナ設計によりフリップフロップにより分周化されたクロックを用いた回路設計を行う場合に、ネットリスト２２内のフリップフロップを、ネットリスト２２とデファイナ信号情報２３とを参照して、デファイナツリーフリップフロップと、分周化フリップフロップと、その他の通常のフリップフロップとに分類する。 - 特許庁

Meanwhile, when the received data is '1', the inter-cell control parts 122 to 124 finish the synchronous processing of the definer signals.例文帳に追加

一方、受信したデータが”１”である場合、セル間制御部１２２〜１２４はデファイナ信号の同期処理を終了する。 - 特許庁

Diagnosis control parts 112 to 114 of the CPU cards 2 to 4 decide whether or not the received data is '1', update the value of definer switching registers 1111 to 1141, when the received data is '0', and shifts the phase of he definer signals of the diagnosis control parts 112 to 114 by one cycle.例文帳に追加

そして、ＣＰＵカード２〜４の診断制御部１１２〜１１４は、受信したデータが”１”であるか否かを判断し、受信したデータが”０”である場合、デファイナ切替えレジスタ１１１１〜１１４１の値を更新し、診断制御部１１２〜１１４のデファイナ信号の位相を一周期ずらす。 - 特許庁

A workflow system comprises a matchmaking unit for receiving a task query from a workflow, and a plurality of task definer units, each providing a definition of a task.例文帳に追加

ワークフロー・システムが、ワークフローからタスク・クエリを受け取るためのマッチメーキング・ユニット、およびそれぞれがタスク定義を提供する複数のタスク定義者ユニットを包含する。 - 特許庁

In a system, in which a plurality of CPU cards 1 to 4 are mounted, cell diagnosing parts 121 to 124 of the respective CPU cards 1 to 4 generate a clock (definer signal) of a k-hold cycle, and the CPU card 1 transmits data '1' in a prescribed cycle, to make the generated definer signals synchronize among inter-cell control parts 121 to 124.例文帳に追加

複数のＣＰＵカード１〜４を搭載するシステムにおいて、各ＣＰＵカード１〜４のセル診断部１２１〜１２４でｋ倍周期のクロック（デファイナ信号）を生成し、この生成したデファイナ信号をセル間制御部１２１〜１２４の相互間で同期させるために、ＣＰＵカード１から所定の周期でデータ”１”を送信する。 - 特許庁

To improve a delay restriction problem, a testing problem and a hazard check problem in a circuit design using a clock subjected to frequency division by a flip flop based on definer design.例文帳に追加

デファイナ設計によりフリップフロップにより分周化されたクロックを用いた回路設計で、遅延制約問題、テスト時の問題、及びハザードチェックの問題を改善する。 - 特許庁

In parallel to this, the LSI 10 generates a source clock by making a definer signal (a signal having 1/m frequency of an external clock and 1:m-1 duty ratio) synchronize with the system clock on the sending side and sends it to the LSI 20 through a source clock line 40.例文帳に追加

また、これと並行して、送り側LSI10 は、デファイナ信号（外部クロックの１／ｍの周波数を有しデューティ比が１：ｍ−１の信号）を送り側システムクロックに同期させたソースクロックを生成し、ソースクロック線40を介して受け側ＬＳＩ20へ送る。 - 特許庁