fetch cycleとは 意味・読み方・使い方

The decided number of execution clocks includes a parameter including the number of clocks in the bus cycle of load and store and the number of clocks in the bus cycle of instruction fetch, and the parameter is decided according to the bit width of the bus and the number of wait of the memory.例文帳に追加

決定される実行クロック数は、ロードおよびストアのバスサイクルによるクロック数と命令フェッチのバスサイクルによるクロック数とを示すパラメータを含み、パラメータはバスのビット幅とメモリのウェイト数とにより決定される。 - 特許庁

To provide a synchronizing type semiconductor memory in which chip size can be reduced by decreasing the number of peripheral data lines while adopting a pre-fetch system by which speed of data transfer cycle is increased.例文帳に追加

データ転送サイクルを高速化するプリフェッチ方式を採用しながら、周辺データ線の本数を削減してチップサイズ縮小を実現できる同期型半導体記憶装置を提供する。 - 特許庁

The bus bridge device 1 that connects between PCI buses 2 and 3 and has a pre-fetch function, has a control means for generating a lead finish control signal and finishing a lead cycle to a target side on recognizing the completion of the lead cycle from a master side.例文帳に追加

本発明は、ＰＣＩバス２，３間を接続し、プレフェッチ機能を備えたバスブリッジ装置１において、マスタ側からのリードサイクルの終了を認知すると、リード終了制御信号を生成してターゲット側へのリードサイクルを終了させるように制御する手段を有する。 - 特許庁

Fetching motion is made into two kinds, an approaching position is made in front of a touch with initial motion of low speed fetching and the work is fetched by fetching the work by combination of cycle motion to fetch the work by entering to the front of the work from a entering starting position at high speed.例文帳に追加

取出し動作を２種類とし低速取出しの初期動作とタッチ手前に接近位置を作り，進入開始位置からワーク手前まで高速進入をして取出すサイクル動作の組み合わせによって取出す。 - 特許庁

Normal lens operation processing is repeated in a fixed cycle to fetch a variety of data to be input (S202), and a focus lens position command value CL is calculated from a subject distance command value CD and zoom position information value ZP (S203).例文帳に追加

通常のレンズ作動処理を一定周期で繰り返し処理し、入力される各種データの取り込みを行い（Ｓ２０２）、被写体距離指令値ＣＤとズーム位置情報値ＺＰから、フォーカスレンズ位置指令値ＣＬを計算する（Ｓ２０３）。 - 特許庁

Delay output fetching flip-flops 171-173 fetch the output signals obtained, by passing the output (which is made into an inverted state at each clock cycle) to a flip-flop 13 of the combined logic circuit via delay buffers 21-24, and changing the output of the combinational logic circuit into outputs having different delay amounts of the logic circuit.例文帳に追加

遅延出力取込み用フリップフロップ１７１〜１７３は、フリップフロップ１３への組合せ論理回路出力（クロック周期毎に反転状態におかれる）を遅延バッファ２１〜２４を介して、遅延量が異なる組合せ論理回路出力を取込む。 - 特許庁

The processor compares to which of subtags detected by interpreting the branch target address by a way prediction part partial information of the branch target address predicted by a branch prediction part is matched in parallel with determination of an address to be fetched to the next processor cycle by a fetch part.例文帳に追加

フェッチ部が次のプロセッササイクルにフェッチするアドレスを決定するのと並行して、ブランチ予測部が予測したブランチ目的アドレスの一部情報が、ウェイ予測部がブランチ目的アドレスを解釈して検出したサブタグのうちいかなるものとマッチングされるかを比較するプロセッサである。 - 特許庁