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WO2021240990A1 - 半導体装置、半導体モジュール、及び電子機器 - Google Patents
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WO2021240990A1 - 半導体装置、半導体モジュール、及び電子機器 - Google Patents

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    • H10W74/43—Encapsulations, e.g. protective coatings characterised by their materials comprising oxides, nitrides or carbides, e.g. ceramics or glasses

Definitions

  • This disclosure relates to semiconductor devices, semiconductor modules, and electronic devices.
  • HFET heterofield effect transistor
  • HFETs using two-dimensional electron gas as channels are expected as transistors capable of low resistance, high withstand voltage, and high-speed operation. ..
  • HFETs are expected to be applied to power devices, RF (Radio Frequency) devices, and the like.
  • an interface trap that traps a charge may occur at the interface between the compound semiconductor and the insulator. Since the interface trap may cause a deterioration in the performance of the HFET by applying a high voltage, it is desired to suppress the occurrence of the interface trap in the HFET.
  • the semiconductor device includes a barrier layer including the first compound semiconductor, a channel layer including the second compound semiconductor and bonded to the barrier layer on the first surface, and the barrier layer.
  • An insulating layer provided on the second surface opposite to the first surface and having an opening for exposing the barrier layer, a gate electrode provided for embedding the opening, and both sides sandwiching the gate electrode.
  • a source electrode and a drain electrode provided on the second surface of the barrier layer, including a metal material or a semiconductor material, are in contact with the second surface of the barrier layer between the gate electrode and the drain electrode. It is provided with a provided material layer.
  • the semiconductor module according to the embodiment of the present disclosure includes a barrier layer including the first compound semiconductor, a channel layer including the second compound semiconductor and bonded to the barrier layer on the first surface, and the barrier layer.
  • An insulating layer provided on the second surface opposite to the first surface and having an opening for exposing the barrier layer, a gate electrode provided for embedding the opening, and both sides sandwiching the gate electrode.
  • a source electrode and a drain electrode provided on the second surface of the barrier layer, a gate electrode, and the drain electrode are provided in contact with the second surface of the barrier layer, and a metal material or a semiconductor material is provided.
  • the electronic device includes a barrier layer including the first compound semiconductor, a channel layer including the second compound semiconductor and bonded to the barrier layer on the first surface, and the barrier layer.
  • An insulating layer provided on the second surface opposite to the first surface and having an opening for exposing the barrier layer, a gate electrode provided for embedding the opening, and both sides sandwiching the gate electrode.
  • a source electrode and a drain electrode provided on the second surface of the barrier layer, a gate electrode, and the drain electrode are provided in contact with the second surface of the barrier layer, and a metal material or a semiconductor material is provided.
  • a material layer containing a metal material or a semiconductor material is placed between a gate electrode and a drain electrode on a barrier layer bonded to a channel layer. It is provided in.
  • the density of the interfacial traps between the material layer and the barrier layer is lower than the density of the interfacial traps between the insulating layer and the barrier layer.
  • It is a vertical sectional view which shows the structure of the semiconductor device which concerns on 1st Embodiment of this disclosure. It is a top view which shows the structure of the semiconductor device which concerns on the same embodiment. It is a vertical sectional view explaining the distance X between the opening in which the gate electrode is embedded, and the material layer. It is a graph which shows the change of the current deterioration rate with respect to the distance X shown in FIG. It is a graph which shows the composition of the energy band under the gate electrode to which a gate voltage Vg is not applied. It is a graph which shows the composition of the energy band under the gate electrode to which the gate voltage Vg ⁇ 10V was applied.
  • FIG. 1 is a vertical sectional view showing the configuration of the semiconductor device 100 according to the present embodiment.
  • FIG. 2 is a top view showing the configuration of the semiconductor device 100 according to the present embodiment.
  • the semiconductor device 100 includes a substrate 110, a buffer layer 120, a channel layer 130, a barrier layer 140, a gate electrode 170, a source electrode 150S, and a drain.
  • the electrode 150D, the insulating layer 160, and the material layer 180 are provided.
  • the semiconductor device 100 is an HFET having a two-dimensional electron gas 2DEF as a channel generated at the heterojunction interface of the channel layer 130 and the barrier layer 140 due to polarization between the channel layer 130 and the barrier layer 140.
  • the gate electrode 170, the source electrode 150S, and the drain electrode 150D may be electrically connected to the wiring layer via a contact provided on the upper part of each electrode.
  • the substrate 110 is a substrate made of a semiconductor material.
  • the substrate 110 may be a substrate made of a III-V compound semiconductor.
  • the substrate 110 may be a semi-insulating single crystal GaN substrate having a lattice constant close to that of the channel layer 130 described later.
  • the substrate 110 can be a substrate made of a material having a lattice constant different from that of the channel layer 130.
  • the substrate 110 may be, for example, a SiC substrate, a sapphire substrate, a Si substrate, or the like.
  • the buffer layer 120 is a compound semiconductor layer epitaxially grown on the substrate 110.
  • the buffer layer 120 is provided to alleviate the lattice mismatch between the substrate 110 and the channel layer 130.
  • the buffer layer 120 can improve the crystal state of the channel layer 130 and suppress the warp of the substrate 110.
  • the buffer layer 120 may be a layer made of AlN, AlGaN, or GaN.
  • the buffer layer 120 may be provided in a single layer structure, or may be provided in a multilayer structure in which a plurality of AlN, AlGaN, or GaN is laminated. When the buffer layer 120 is made of a ternary material, the buffer layer 120 may be provided so that the composition gradually changes in the thickness direction.
  • the channel layer 130 is a layer in which carriers are accumulated by polarization with the barrier layer 140.
  • the channel layer 130 may be an epitaxially grown GaN layer.
  • the channel layer 130 may be an undoped u-GaN layer to which impurities are not added. In such a case, the channel layer 130 can suppress the scattering of impurities of the carriers, so that the mobility of the carriers can be further increased.
  • the barrier layer 140 is a layer that accumulates carriers in the channel layer 130 by polarization with the channel layer 130.
  • the barrier layer 140 may be an epitaxially grown Al1-x—yGaxInyN layer (where 0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1).
  • the barrier layer 140 may be an undoped u-Al1-x-yGaxInyN layer to which impurities are not added. In such a case, the barrier layer 140 can suppress the scattering of impurities of the carriers in the channel layer 130, so that the mobility of the carriers can be further increased.
  • the barrier layer 140 may be provided in a single-layer structure, or may be provided in a multi-layer structure in which a plurality of Al1-x-yGaxInyN layers having different compositions are laminated. Further, the barrier layer 140 may be provided so that the composition gradually changes in the thickness direction.
  • the laminated structure of the substrate 110, the buffer layer 120, the channel layer 130, and the barrier layer 140 is provided with an active region 140A and an element separation region 140B.
  • the active region 140A is an island-shaped region in which the semiconductor device 100 is provided.
  • the source electrode 150S, the gate electrode 170, the material layer 180, and the drain electrode 150D are arranged in the active region 140A in the extending direction of the active region 140A.
  • the element separation region 140B is a region inactivated by injecting B (boron) or the like into the channel layer 130 and the barrier layer 140.
  • B boron
  • each of the active regions 140A can be electrically insulated.
  • the device separation region 140B may be formed by removing the channel layer 130 and the barrier layer 140 by etching instead of injecting B (boron).
  • the insulating layer 160 is provided on the barrier layer 140 so as to cover the source electrode 150S, the drain electrode 150D, and the material layer 180.
  • the insulating layer 160 may be provided with, for example, SiO2, SiN, SION, Al2O3 or the like having an insulating property with respect to the barrier layer 140.
  • the insulating layer 160 can protect the surface of the barrier layer 140 from impurities such as ions.
  • the gate electrode 170 is provided so as to embed the opening 171 provided in the insulating layer 160 from above the insulating layer 160.
  • the gate electrode 170 may be provided inside the opening 171 that exposes the barrier layer 140 and above the insulating layer 160 so as to have a T-shaped cross-sectional shape.
  • the gate electrode 170 is in contact with the barrier layer 140 at the bottom, and the number of electrons in the channel layer 130 can be controlled by the applied voltage.
  • the gate electrode 170 may be provided, for example, in a structure in which Ni and Au are laminated from the barrier layer 140 side.
  • a gate insulating film may be provided between the gate electrode 170 and the barrier layer 140.
  • the gate insulating film may be provided as, for example, a single-layer film such as Al2O3 or HfO2 or a multilayer laminated film.
  • the gate insulating film protects the surface of the barrier layer 140 from impurities such as ions and improves the interface with the barrier layer 140 to prevent deterioration of the characteristics of the semiconductor device 100.
  • the source electrode 150S and the drain electrode 150D are provided in the active regions 140A on both sides of the gate electrode 170.
  • the source electrode 150S and the drain electrode 150D are provided so as to form a low resistance electrical connection with the two-dimensional electron gas 2DEF in the channel layer 130.
  • the source electrode 150S and the drain electrode 150D may be provided on the barrier layer 140, and may be provided by digging (that is, recessing) the barrier layer 140 in order to bring it closer to the two-dimensional electron gas 2DEF. May be good.
  • the source electrode 150S and the drain electrode 150D may be provided so as to come into contact with the two-dimensional electron gas 2DEG, or may be provided so as not to come into contact with each other.
  • the source electrode 150S and the drain electrode 150D may be provided, for example, in a structure in which Ti (titanium), Al (aluminum), Ni (nickel), and Au (gold) are sequentially laminated from the barrier layer 140 side.
  • an N + layer containing a high concentration of N-type impurities may be provided below the source electrode 150S and the drain electrode 150D.
  • the N + layer is provided to electrically connect the source electrode 150S and the drain electrode 150D and the two-dimensional electron gas 2DEF with lower resistance.
  • the N + layer may be formed, for example, by digging into a region deeper than the vicinity of the barrier layer 140 in the channel layer 130 containing the two-dimensional electron gas 2DEG.
  • the N + layer may be provided by etching the barrier layer 140 and the channel layer 130, and then selectively re-growing the n-In1-xGaxN layer so as to fill the etched region. Further, the N + layer may be provided by selectively ion-implanting N-type impurities into the barrier layer 140 and the channel layer 130.
  • the N + layer may be provided, for example, so as to contain Si or Ge, which is an N-type impurity, at 1.0 ⁇ 1018 cm-3 or more.
  • the material layer 180 contains a metal material or a semiconductor material, and is provided on the barrier layer 140 between the opening 171 in which the gate electrode 170 is embedded and the drain electrode 150D. Specifically, the material layer 180 is provided so as to cross the active region 140A in a direction orthogonal to the arrangement direction of the gate electrode 170 and the drain electrode 150D.
  • the material layer 180 may be provided including a metal material. More specifically, the material layer 180 may be provided containing a transition metal material or may be provided containing Ti (titanium).
  • the density of the interface trap generated between the material layer 180 containing the metal material or the semiconductor material and the barrier layer 140 is lower than the density of the interface trap generated between the insulating layer 160 and the barrier layer 140. This is because the lattice constants differ between the insulating layer 160 and the barrier layer 140, and dangling bonds that cause interface traps are unlikely to occur between the material layer 180 and the barrier layer 140. .. Therefore, since the material layer 180 can reduce the density of the interface trap between the gate electrode 170 and the drain electrode 150D, the characteristic deterioration (particularly) when a high voltage (for example, 10 V or more) is applied in the semiconductor device 100. , Decrease in drain current) can be suppressed.
  • a high voltage for example, 10 V or more
  • the material layer 180 can release the electric charge captured by the interface trap from the barrier layer 140. Therefore, the material layer 180 can suppress fluctuations in the characteristics of the semiconductor device 100 during operation.
  • the material layer 180 may be provided so as to have a potential different from that of the gate electrode 170. That is, the material layer 180 may be provided so as not to be electrically connected to the gate electrode 170 by wiring or the like. For example, the material layer 180 may be provided in a floating state. According to this, the material layer 180 can prevent the parasitic capacitance from being generated between the gate electrode 170 and the drain electrode 150D.
  • a plurality of material layers 180 may be provided on the barrier layer 140 between the opening 171 in which the gate electrode 170 is embedded and the drain electrode 150D. Specifically, a plurality of material layers 180 may be provided extending in parallel in a direction orthogonal to the arrangement direction of the gate electrode 170 and the drain electrode 150D.
  • the material layer 180 may be provided in a laminated structure of a plurality of layers. Specifically, the material layer 180 is provided between the first layer made of a metal material and between the first layer and the barrier layer 140, and is made of an oxide obtained by oxidizing the metal material contained in the first layer. It may be provided in a laminated structure with two layers. For example, the material layer 180 may be provided in a laminated structure of a first layer made of Ti and a second layer made of TiO in which Ti contained in the first layer is oxidized on the barrier layer 140 side.
  • FIG. 3 is a vertical cross-sectional view illustrating the distance X between the opening 171 in which the gate electrode 170 is embedded and the material layer 180.
  • FIG. 4 is a graph showing the change in the current deterioration rate with respect to the distance X in the semiconductor device 100.
  • the density of the interface traps generated in the barrier layer 140 can be reduced by providing the material layer 180, so that the characteristics deteriorate when a high voltage is applied and the characteristics change during operation. It can be suppressed.
  • the semiconductor device 100 according to the present embodiment has a drain current before and after applying a high voltage stress to the drain electrode 150D as compared with the semiconductor device according to the comparative example. It can be seen that the deterioration rate is reduced.
  • the semiconductor device 100 is preferable because the shorter the distance X between the opening 171 and the material layer 180, the smaller the current deterioration rate. However, from the viewpoint of manufacturing cost, layout, and the like, it is preferable that the semiconductor device 100 is provided so that the distance X between the opening 171 and the material layer 180 is 0.2 ⁇ m or less, for example. In such a case, the semiconductor device 100 can reduce the current deterioration rate to a level suitable for a power device or an RF device.
  • the semiconductor device 100 according to the present embodiment whose configuration has been described above can be used, for example, as a wireless communication device in a mobile communication system or the like.
  • the semiconductor device 100 according to the present embodiment can be suitably used for an RF switch or a power amplifier of a wireless communication device.
  • the semiconductor device 100 according to the present embodiment can be suitably used for an RF switch or a power amplifier of a wireless communication device having a communication frequency of the UHF (Ultra High Frequency) band or higher.
  • UHF Ultra High Frequency
  • FIG. 5 is a graph showing the configuration of the energy band below the gate electrode 170 to which the gate voltage Vg is not applied.
  • FIG. 7 is a vertical cross-sectional view showing the configuration of the semiconductor device 100 when a negative gate voltage Vg is applied.
  • FIGS. 5 and 6 show, as an example, the configuration of the energy band when the channel layer 130 is composed of GaN and the barrier layer 140 is composed of Al0.3-Ga0.7N mixed crystal. Further, Ec indicates the energy level at the lower end of the conduction band, Ev indicates the energy level at the upper end of the valence band, and Ef indicates the Fermi level.
  • the semiconductor device 100 is configured by joining a channel layer 130 having a narrow bandgap and a barrier layer 140 having a bandgap wider than that of the channel layer 130.
  • carriers are accumulated in the channel layer 130 near the junction interface with the barrier layer 140 by spontaneous polarization, piezo polarization, or both of the channel layer 130 and the barrier layer 140, and the two-dimensional electron gas 2DEG is generated. It is formed.
  • the discontinuity ⁇ Ec at the lower end of the conduction band between the channel layer 130 and the barrier layer 140 is configured to be sufficiently large (for example, 0.3 eV or more). According to this, the semiconductor device 100 can reduce the number of electrons distributed in the barrier layer 140 to a negligible degree with respect to the number of electrons distributed in the channel layer 130.
  • barrier layers 140 are also possible to provide barrier layers 140 on both sides of the channel layer 130. For example, even if a second barrier layer having the same configuration as the barrier layer 140 is provided on the surface of the channel layer 130 opposite to the surface on which the barrier layer 140 is provided (that is, the surface on the buffer layer 120 side). good. According to this, since the semiconductor device 100 can suppress the electron distribution in the channel layer 130 from spreading to the buffer layer 120 side, it is possible to improve the characteristics such as suppressing the short channel effect. ..
  • the semiconductor device 100 according to the present embodiment is, for example, a depletion type transistor having a threshold voltage of about ⁇ 5 V.
  • the semiconductor device 100 reduces the number of carriers in the carrier-deficient region CA below the gate electrode 170 by applying a negative gate voltage Vg of, for example, about ⁇ 10 V to the gate electrode 170. Can be made to. As a result, the semiconductor device 100 can reduce the number of electrons in the channel layer 130, so that the drain current Id can be made almost non-flowing. At this time, the energy band of the semiconductor device 100 is as shown in FIG. 6, for example.
  • the semiconductor device 100 can eliminate the carrier-deficient region CA below the gate electrode 170 by applying a positive gate voltage Vg of, for example, about 1 V to the gate electrode 170. As a result, the semiconductor device 100 can increase the number of electrons in the channel layer 130, so that the drain current Id can be modulated. At this time, the energy band of the semiconductor device 100 is as shown in FIG. 5, for example.
  • the semiconductor device 100 can control the flow of the drain current Id by the voltage Vg applied to the gate electrode 170.
  • FIGS. 8 to 14 are vertical cross-sectional views showing each step of the manufacturing method of the semiconductor device 100 according to the present embodiment.
  • the buffer layer 120 is formed by epitaxially growing AlN, AlGaN, or GaN on a substrate 110 made of, for example, Si.
  • the channel layer 130 is formed by epitaxially growing GaN on the buffer layer 120.
  • the barrier layer 140 is formed by epitaxially growing u-AlGaN (Al0.3-Ga0.7N mixed crystal) on the channel layer 130.
  • the element separation region 140B is formed by ion-implanting B (boron) into the barrier layer 140 and the channel layer 130 to increase the resistance of the barrier layer 140 and the channel layer 130.
  • the element separation region 140B is formed so as to surround the island-shaped active region 140A, for example, and electrically separates the active regions 140A from each other.
  • the element separation region 140B may be formed after the formation of the source electrode 150S and the drain electrode 150D, which will be described later, or after the formation of the gate electrode 170.
  • the source electrode 150S and the drain electrode 150D are formed by patterning by lithography. Specifically, the source electrode 150S and the drain electrode 150D are formed by sequentially depositing Ti (titanium), Al (aluminum), Ni (nickel), and Au (gold) and then patterning.
  • the material layer 180 is formed by patterning by lithography. Specifically, the material layer 180 is formed by depositing a material such as Ti (titanium) that has a good interface with the barrier layer 140 and then performing patterning.
  • a material such as Ti (titanium) that has a good interface with the barrier layer 140 and then performing patterning.
  • SiO2 silicon dioxide
  • CVD Chemical Vapor Deposition
  • the insulating layer 160 is formed.
  • the insulating layer 160 may be provided by forming Al2O3 (aluminum oxide) by the ALD (Atomic Vapor Deposition) method, or by forming SiN (silicon nitride) by the CVD method. You may. Further, the insulating layer 160 may be provided by laminating a plurality of layers formed of the above materials.
  • an opening 171 that exposes the surface of the barrier layer 140 is formed.
  • the opening 171 is formed by removing the insulating layer 160 in the region corresponding to the source electrode 150S and the material layer 180 by etching.
  • the gate electrode 170 is formed so as to embed the opening 171 and spread over the insulating layer 160. Specifically, the gate electrode 170 is formed by sequentially depositing Ni (nickel) and Au (gold) and then patterning.
  • the semiconductor device 100 according to the present embodiment can be formed.
  • FIG. 14 is a vertical sectional view showing the configuration of the semiconductor device 101 according to the first modification.
  • the semiconductor device 101 according to the first modification is the semiconductor device shown in FIGS. 1 and 2 in that the material layer 180A is made of the same material as the source electrode 150S and the drain electrode 150D. Different from 100.
  • the material layer 180A may be provided with the same metal material as the source electrode 150S and the drain electrode 150D.
  • the material layer 180A is from the barrier layer 140 side. It may be provided in a structure in which Ti (titanium), Al (aluminum), Ni (nickel), and Au (gold) are sequentially laminated. According to this, the material layer 180A can be formed in the same process as the source electrode 150S and the drain electrode 150D.
  • the material layer 180A, the source electrode 150S, and the drain electrode 150D can be formed by the same process, so that the manufacturing cost can be further reduced. Further, since the semiconductor device 101 according to the first modification can reduce the number of times of patterning in the manufacturing process, the number of times the surface of the semiconductor device 101 is exposed to a resist or the like can be reduced. Therefore, the semiconductor device 101 can suppress the occurrence of defects due to foreign matter adhesion or the like.
  • FIG. 15 is a top view showing the configuration of the semiconductor device 102A according to the second modification.
  • FIG. 16 is a top view showing the configuration of the semiconductor device 102B according to the second modification.
  • FIG. 17 is a top view showing the configuration of the semiconductor device 102C according to the second modification.
  • the material layer 180 is not in a floating state, and the material layer 180 is not in a floating state, but is formed with any of the gate electrode 170, the source electrode 150S, or the drain electrode 150D. It differs from the semiconductor device 100 shown in FIGS. 1 and 2 in that it is electrically connected via the resistance portion 190.
  • the source wiring 153S is electrically connected to the source electrode 150S via the source contact via 152S
  • the drain electrode 150D is electrically connected to the drain electrode 150D via the drain contact via 152D
  • the drain wiring 153D is electrically connected
  • the gate contact via 172 is electrically connected to the gate electrode 170.
  • the source electrode 150S, the drain electrode 150D, and the gate electrode 170 are electrically connected to other elements or the like via contact vias and wiring.
  • each contact via and wiring may be formed of a conductive material such as metal.
  • the material layer 180 may be electrically connected to the drain wiring 153D via the contact via 182, the wiring layer 183, the contact via 191 and the resistance portion 190, and the contact via 192. According to this, the material layer 180 has the same potential as the drain electrode 150D as a direct current. Therefore, since the semiconductor device 102A can discharge the electric charge that has entered the material layer 180 to the drain electrode 150D, the stability of the device operation can be further improved.
  • the resistance unit 190 is, for example, a resistor of 1 M ⁇ or more.
  • the resistance unit 190 can suppress deterioration of the high frequency characteristics of the semiconductor device 102A by suppressing the RF signal input to the gate electrode 170 from flowing to the drain electrode 150D via the material layer 180. That is, in the semiconductor device 102A, the material layer 180 and the drain electrode 150D are electrically connected via the resistance portion 190, so that the potential of the material layer 180 is the same as the potential of the drain electrode 150D, and the RF signal is transmitted. It is possible to suppress the propagation from the material layer 180 to the drain electrode 150D.
  • the material layer 180 has the same potential as the gate electrode 170 as a direct current. Therefore, since the semiconductor device 102B can discharge the electric charge that has entered the material layer 180 to the gate electrode 170, the stability of the device operation can be further improved.
  • the resistance unit 190 is a resistor of 1 M ⁇ or more, as in FIG.
  • the resistance unit 190 can suppress the RF signal input to the gate electrode 170 from flowing directly to the material layer 180, thereby suppressing the deterioration of the high frequency characteristics of the semiconductor device 102B. That is, in the semiconductor device 102B, the material layer 180 and the gate electrode 170 are electrically connected via the resistance portion 190, so that the potential of the material layer 180 is the same as the potential of the gate electrode 170, and the RF signal is transmitted. It is possible to suppress the direct flow to the material layer 180.
  • the material layer 180 has the same potential as the source electrode 150S as a direct current. Therefore, since the semiconductor device 102C can discharge the electric charge that has entered the material layer 180 to the source electrode 150S, the stability of the device operation can be further improved.
  • the resistance unit 190 is a resistor of 1 M ⁇ or more, as in FIG.
  • the resistance unit 190 can suppress deterioration of the high frequency characteristics of the semiconductor device 102C by suppressing the RF signal input to the gate electrode 170 from flowing to the source electrode 150S via the material layer 180. That is, in the semiconductor device 102C, the material layer 180 and the source electrode 150S are electrically connected via the resistance portion 190, so that the potential of the material layer 180 is the same as the potential of the source electrode 150S, and the RF signal is transmitted. It is possible to suppress the propagation from the material layer 180 to the source electrode 150S.
  • the material layer 180 may be electrically connected to a ground wire or a power supply line instead of the gate electrode 170, the source electrode 150S, or the drain electrode 150D. Even in such a case, the semiconductor device 100 can discharge the electric charge that has entered the material layer 180 to the outside of the material layer 180, so that the stability of the device operation can be further improved.
  • FIG. 18 is a schematic perspective view showing the configuration of the semiconductor module 1 according to the present embodiment.
  • the semiconductor module 1 has, for example, an edge antenna 20 formed in an array and a front of a switch 10, a low noise amplifier 41, a bandpass filter 42, a power amplifier 43, and the like. It is an antenna integrated module in which the end parts are mounted as one module.
  • the semiconductor module 1 can be used, for example, as a transceiver for communication.
  • the semiconductor module 1 includes, for example, the semiconductor device 100 according to the first embodiment as a transistor constituting a switch 10, a low noise amplifier 41, a power amplifier 43, or the like. According to this, the semiconductor module 1 can further increase the speed, efficiency, and power consumption of wireless communication.
  • FIG. 19 is a block diagram showing a configuration of the wireless communication device 2 according to the present embodiment.
  • the wireless communication device 2 includes an antenna ANT, an antenna switch circuit 3, a high power amplifier HPA, a high frequency integrated circuit RFIC (Radio Frequency Integrated Circuit), a base band unit BB, and an audio output unit. It includes a MIC, a data output unit DT, and an interface unit I / F (for example, wireless LAN (Wireless Local Area Network: W-LAN), Bluetooth (registered trademark), etc.).
  • the wireless communication device 2 is a mobile phone system having multiple functions such as voice, data communication, and LAN connection.
  • the wireless communication device 2 includes the semiconductor device 100 according to the first embodiment as a transistor constituting the antenna switch circuit 3, the high power amplifier HPA, the high frequency integrated circuit RFIC, the baseband portion BB, and the like. According to this, the wireless communication device 2 can further increase the speed, increase the efficiency, and reduce the power consumption of the wireless communication. Therefore, when the wireless communication device 2 is a mobile communication terminal, the wireless communication device 2 can further extend the usage time, so that the portability can be further improved.
  • the semiconductor device 100 may be composed of a semiconductor other than the GaN-based semiconductor.
  • the semiconductor device 100 may be composed of a GaAs-based, InP-based, or SiGe-based compound semiconductor. Further, the semiconductor device 100 may be made of Si.
  • the technology according to the present disclosure may have the following configuration.
  • the semiconductor device can reduce the density of the interface trap between the gate electrode and the drain electrode. Therefore, the semiconductor device can suppress the possibility of performance deterioration due to the application of a high voltage.
  • the effects exerted by the techniques according to the present disclosure are not necessarily limited to the effects described herein, and may be any of the effects described in the present disclosure.
  • the gate electrode, the source electrode, and the drain electrode are provided in the active region defined by the element separation region on the second surface of the barrier layer.
  • the material layer is provided so as to extend across the active region in a direction orthogonal to the arrangement direction of the gate electrode and the drain electrode, according to any one of (1) to (10) above.
  • the semiconductor device described. (12) A barrier layer containing a first compound semiconductor and A channel layer containing a second compound semiconductor and bonded to the barrier layer on the first surface, An insulating layer provided on the second surface of the barrier layer opposite to the first surface and having an opening for exposing the barrier layer.
  • a gate electrode provided so as to embed the opening, and A source electrode and a drain electrode provided on the second surface of the barrier layer on both sides of the gate electrode, A semiconductor device provided between the gate electrode and the drain electrode in contact with the second surface of the barrier layer and comprising a material layer containing a metal material or a semiconductor material.
  • Semiconductor module (13) A barrier layer containing a first compound semiconductor and A channel layer containing a second compound semiconductor and bonded to the barrier layer on the first surface, An insulating layer provided on the second surface of the barrier layer opposite to the first surface and having an opening for exposing the barrier layer.
  • a gate electrode provided so as to embed the opening, and A source electrode and a drain electrode provided on the second surface of the barrier layer on both sides of the gate electrode, A semiconductor device provided between the gate electrode and the drain electrode in contact with the second surface of the barrier layer and comprising a material layer containing a metal material or a semiconductor material. Electronics.

Landscapes

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Abstract

第１化合物半導体を含むバリア層と、第２化合物半導体を含み、前記バリア層と第１面にて接合されたチャネル層と、前記バリア層の前記第１面と反対側の第２面に設けられ、前記バリア層を露出させる開口部を有する絶縁層と、前記開口部を埋め込むように設けられたゲート電極と、前記ゲート電極を挟んだ両側の前記バリア層の前記第２面に設けられたソース電極及びドレイン電極と、金属材料又は半導体材料を含み、前記ゲート電極と、前記ドレイン電極との間の前記バリア層の前記第２面と接して設けられた材料層とを備える、半導体装置。

Description

半導体装置、半導体モジュール、及び電子機器
　本開示は、半導体装置、半導体モジュール、及び電子機器に関する。
　近年、化合物半導体のヘテロ接合の界面に形成される二次元電子ガスをチャネルとするヘテロ電界効果トランジスタ（Ｈｅｔｅｒｏ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ：ＨＦＥＴ）が提案されている（例えば、特許文献１）。
　二次元電子ガスは、電子の移動度が高く、かつシート電子密度が高いため、二次元電子ガスをチャネルとするＨＦＥＴは、低抵抗、高耐圧、かつ高速動作が可能なトランジスタとして期待されている。例えば、ＨＦＥＴは、パワーデバイス又はＲＦ（Ｒａｄｉｏ　Ｆｒｅｑｕｅｎｃｙ）デバイスなどへ適用されることが期待されている。
特開２０１６－１３６５４７号公報
　ただし、化合物半導体を用いるＨＦＥＴでは、化合物半導体と絶縁体との界面に、電荷をトラップする界面トラップが発生することがあり得る。界面トラップは、高電圧印加によりＨＦＥＴの性能低下を引き起こす可能性があるため、ＨＦＥＴでは、界面トラップの発生を抑制することが望まれる。
　よって、高電圧印加による性能低下が抑制された半導体装置、半導体モジュール、及び電子機器を提供することが望ましい。
　本開示の一実施形態に係る半導体装置は、第１化合物半導体を含むバリア層と、第２化合物半導体を含み、前記バリア層と第１面にて接合されたチャネル層と、前記バリア層の前記第１面と反対側の第２面に設けられ、前記バリア層を露出させる開口部を有する絶縁層と、前記開口部を埋め込むように設けられたゲート電極と、前記ゲート電極を挟んだ両側の前記バリア層の前記第２面に設けられたソース電極及びドレイン電極と、金属材料又は半導体材料を含み、前記ゲート電極と、前記ドレイン電極との間の前記バリア層の前記第２面と接して設けられた材料層とを備える。
　本開示の一実施形態に係る半導体モジュールは、第１化合物半導体を含むバリア層と、第２化合物半導体を含み、前記バリア層と第１面にて接合されたチャネル層と、前記バリア層の前記第１面と反対側の第２面に設けられ、前記バリア層を露出させる開口部を有する絶縁層と、前記開口部を埋め込むように設けられたゲート電極と、前記ゲート電極を挟んだ両側の前記バリア層の前記第２面に設けられたソース電極及びドレイン電極と、前記ゲート電極と、前記ドレイン電極との間に前記バリア層の前記第２面と接して設けられ、金属材料又は半導体材料を含む材料層とを備える半導体装置を含む。
　本開示の一実施形態に係る電子機器は、第１化合物半導体を含むバリア層と、第２化合物半導体を含み、前記バリア層と第１面にて接合されたチャネル層と、前記バリア層の前記第１面と反対側の第２面に設けられ、前記バリア層を露出させる開口部を有する絶縁層と、前記開口部を埋め込むように設けられたゲート電極と、前記ゲート電極を挟んだ両側の前記バリア層の前記第２面に設けられたソース電極及びドレイン電極と、前記ゲート電極と、前記ドレイン電極との間に前記バリア層の前記第２面と接して設けられ、金属材料又は半導体材料を含む材料層とを備える半導体装置を含む。
　本開示の一実施形態に係る半導体装置、半導体モジュール、及び電子機器によれば、チャネル層と接合されたバリア層の上に、金属材料又は半導体材料を含む材料層がゲート電極及びドレイン電極の間に設けられる。材料層とバリア層との間で生じる界面トラップの密度は、絶縁層とバリア層との間で生じる界面トラップの密度よりも低い。これにより、例えば、半導体装置は、ゲート電極と、ドレイン電極との間の界面トラップの密度を低下させることができる。
本開示の第１の実施形態に係る半導体装置の構成を示す縦断面図である。 同実施形態に係る半導体装置の構成を示す上面図である。 ゲート電極が埋め込まれた開口部と、材料層との間の距離Ｘを説明する縦断面図である。 図３に示す距離Ｘに対する電流劣化率の変化を示すグラフ図である。 ゲート電圧Ｖｇが印加されていないゲート電極の下方におけるエネルギーバンドの構成を示すグラフ図である。 ゲート電圧Ｖｇ＝－１０Ｖが印加されたゲート電極の下方におけるエネルギーバンドの構成を示すグラフ図である。 負のゲート電圧Ｖｇが印加された際の半導体装置の構成を示す縦断面図である。 同実施形態に係る半導体装置の製造方法の一工程を示す縦断面図である。 同実施形態に係る半導体装置の製造方法の一工程を示す縦断面図である。 同実施形態に係る半導体装置の製造方法の一工程を示す縦断面図である。 同実施形態に係る半導体装置の製造方法の一工程を示す縦断面図である。 同実施形態に係る半導体装置の製造方法の一工程を示す縦断面図である。 同実施形態に係る半導体装置の製造方法の一工程を示す縦断面図である。 同実施形態に係る半導体装置の製造方法の一工程を示す縦断面図である。 第２の変形例に係る半導体装置の構成の一例を示す上面図である。 第２の変形例に係る半導体装置の構成の他の例を示す上面図である。 第２の変形例に係る半導体装置の構成のさらに他の例を示す上面図である。 本開示の第２の実施形態に係る半導体モジュールの構成を示す模式的な斜視図である。 本開示の第３の実施形態に係る無線通信装置の構成を示すブロック図である。
　以下、本開示における実施形態について、図面を参照して詳細に説明する。以下で説明する実施形態は本開示の一具体例であって、本開示にかかる技術が以下の態様に限定されるわけではない。また、本開示の各構成要素の配置、寸法、及び寸法比等についても、各図に示す様態に限定されるわけではない。
　なお、説明は以下の順序で行う。
　１．第１の実施形態
　　１．１．構成例
　　１．２．動作
　　１．３．製造方法
　　１．４．変形例
　２．第２の実施形態
　３．第３の実施形態
　＜１．第１の実施形態＞
　（１．１．構成例）
　図１及び図２を参照して、本開示の第１の実施形態に係る半導体装置の構成例について説明する。図１は、本実施形態に係る半導体装置１００の構成を示す縦断面図である。図２は、本実施形態に係る半導体装置１００の構成を示す上面図である。
　図１及び図２に示すように、本実施形態に係る半導体装置１００は、基板１１０と、バッファ層１２０と、チャネル層１３０と、バリア層１４０と、ゲート電極１７０と、ソース電極１５０Ｓと、ドレイン電極１５０Ｄと、絶縁層１６０と、材料層１８０とを備える。半導体装置１００は、チャネル層１３０と、バリア層１４０との分極によってチャネル層１３０及びバリア層１４０のヘテロ接合界面に生じる二次元電子ガス２ＤＥＧをチャネルとするＨＦＥＴである。
　なお、図示しないが、ゲート電極１７０、ソース電極１５０Ｓ、及びドレイン電極１５０Ｄは、各電極の上部に設けられたコンタクトを介して配線層とそれぞれ電気的に接続されていてもよい。
　基板１１０は、半導体材料で構成された基板である。具体的には、基板１１０は、ＩＩＩ－Ｖ族化合物半導体で構成された基板であってもよい。例えば、基板１１０は、後述するチャネル層１３０と格子定数が近い半絶縁性の単結晶ＧａＮ基板であってもよい。なお、半導体装置１００がバッファ層１２０を備える場合、基板１１０は、チャネル層１３０と格子定数が異なる材料で構成された基板とすることも可能である。このような場合、基板１１０は、例えば、ＳｉＣ基板、サファイア基板、又はＳｉ基板などであってもよい。
　バッファ層１２０は、基板１１０の上にエピタキシャル成長された化合物半導体層である。バッファ層１２０は、基板１１０と、チャネル層１３０との間の格子不整合を緩和するために設けられる。バッファ層１２０は、チャネル層１３０が設けられる面の格子定数を制御することで、チャネル層１３０の結晶状態をより良好にするとともに、基板１１０の反りを抑制することができる。例えば、基板１１０が単結晶Ｓｉ基板であり、チャネル層１３０がＧａＮ層である場合、バッファ層１２０は、ＡｌＮ、ＡｌＧａＮ、又はＧａＮで構成された層であってもよい。
　バッファ層１２０は、単層構造で設けられてもよく、ＡｌＮ、ＡｌＧａＮ、又はＧａＮを複数積層した多層構造で設けられてもよい。バッファ層１２０が三元系材料で構成される場合、バッファ層１２０は、厚み方向に徐々に組成が変化するように設けられてもよい。
　チャネル層１３０は、バリア層１４０との分極によりキャリアが蓄積される層である。例えば、チャネル層１３０は、エピタキシャル成長されたＧａＮ層であってもよい。また、チャネル層１３０は、不純物が添加されていないアンドープのｕ－ＧａＮ層であってもよい。このような場合、チャネル層１３０は、キャリアの不純物散乱を抑制することができるため、キャリアの移動度をより高めることができる。
　バリア層１４０は、チャネル層１３０との分極によりチャネル層１３０内にキャリアを蓄積させる層である。例えば、バリア層１４０は、エピタキシャル成長されたＡｌ１－ｘ－ｙＧａｘＩｎｙＮ層（ただし、０≦ｘ＜１、０≦ｙ＜１）であってもよい。また、バリア層１４０は、不純物が添加されていないアンドープのｕ－Ａｌ１－ｘ－ｙＧａｘＩｎｙＮ層であってもよい。このような場合、バリア層１４０は、チャネル層１３０におけるキャリアの不純物散乱を抑制することができるため、キャリアの移動度をより高めることができる。
　なお、バリア層１４０は、単層構造で設けられてもよく、組成が異なるＡｌ１－ｘ－ｙＧａｘＩｎｙＮ層を複数積層した多層構造で設けられてもよい。また、バリア層１４０は、厚み方向に徐々に組成が変化するように設けられてもよい。
　また、図２に示すように、基板１１０、バッファ層１２０、チャネル層１３０、及びバリア層１４０の積層構造体には、アクティブ領域１４０Ａ、及び素子分離領域１４０Ｂが設けられる。
　具体的には、アクティブ領域１４０Ａは、半導体装置１００が設けられる島状の領域である。アクティブ領域１４０Ａには、ソース電極１５０Ｓ、ゲート電極１７０、材料層１８０、及びドレイン電極１５０Ｄがアクティブ領域１４０Ａの延在方向に配列されて設けられる。
　素子分離領域１４０Ｂは、チャネル層１３０及びバリア層１４０にＢ（ホウ素）などを注入することで、不活性化された領域である。素子分離領域１４０Ｂは、アクティブ領域１４０Ａを囲むように設けられることで、アクティブ領域１４０Ａの各々を電気的に絶縁することができる。なお、素子分離領域１４０Ｂは、Ｂ（ホウ素）の注入ではなく、エッチングによるチャネル層１３０及びバリア層１４０の除去によって形成されてもよい。
　絶縁層１６０は、バリア層１４０の上に、ソース電極１５０Ｓ、ドレイン電極１５０Ｄ、及び材料層１８０を覆うように設けられる。絶縁層１６０は、例えば、バリア層１４０に対して絶縁性を有するＳｉＯ２、ＳｉＮ、ＳＩＯＮ、又はＡｌ２Ｏ３等にて設けられてもよい。絶縁層１６０は、イオンなどの不純物からバリア層１４０の表面を保護することができる。
　ゲート電極１７０は、絶縁層１６０の上から絶縁層１６０に設けられた開口部１７１を埋め込むように設けられる。具体的には、ゲート電極１７０は、Ｔ字の断面形状を有するように、バリア層１４０を露出させる開口部１７１の内部と、絶縁層１６０の上部とに設けられてもよい。ゲート電極１７０は、底部にてバリア層１４０と接し、印加電圧によってチャネル層１３０における電子数を制御することができる。ゲート電極１７０は、例えば、バリア層１４０側からＮｉ及びＡｕを積層した構造にて設けられてもよい。
　なお、ゲート電極１７０と、バリア層１４０との間には、ゲート絶縁膜が設けられてもよい。ゲート絶縁膜は、例えば、Ａｌ２Ｏ３又はＨｆＯ２等の単層膜又は多層積層膜として設けられてもよい。ゲート絶縁膜は、イオンなどの不純物からバリア層１４０の表面を保護するとともに、バリア層１４０との界面を良好にすることで半導体装置１００の特性の低下を抑止することができる。
　ソース電極１５０Ｓ及びドレイン電極１５０Ｄは、ゲート電極１７０を挟んだ両側のアクティブ領域１４０Ａに設けられる。ソース電極１５０Ｓ及びドレイン電極１５０Ｄは、チャネル層１３０内の二次元電子ガス２ＤＥＧと低抵抗の電気的接続を形成するように設けられる。例えば、ソース電極１５０Ｓ及びドレイン電極１５０Ｄは、バリア層１４０の上に設けられてもよく、二次元電子ガス２ＤＥＧとより近づけるためにバリア層１４０を掘り込んで（すなわち、リセスして）設けられてもよい。なお、ソース電極１５０Ｓ及びドレイン電極１５０Ｄは、二次元電子ガス２ＤＥＧと接触するように設けられてもよく、接触しないように設けられてもよい。ソース電極１５０Ｓ及びドレイン電極１５０Ｄは、例えば、バリア層１４０側からＴｉ（チタン）、Ａｌ（アルミニウム）、Ｎｉ（ニッケル）、及びＡｕ（金）を順次積層した構造で設けられてもよい。
　また、ソース電極１５０Ｓ及びドレイン電極１５０Ｄの下方には、Ｎ型不純物を高濃度で含むＮ＋層が設けられてもよい。Ｎ＋層は、ソース電極１５０Ｓ及びドレイン電極１５０Ｄと、二次元電子ガス２ＤＥＧとをより低抵抗で電気的に接続するために設けられる。Ｎ＋層は、例えば、二次元電子ガス２ＤＥＧを含むチャネル層１３０内のバリア層１４０との近傍部よりも深い領域まで掘り込まれて形成されてもよい。
　例えば、Ｎ＋層は、バリア層１４０及びチャネル層１３０をエッチングした後に、エッチングされた領域を埋めるように、ｎ－Ｉｎ１－ｘＧａｘＮ層を選択的に再成長させることで設けられてもよい。また、Ｎ＋層は、バリア層１４０及びチャネル層１３０にＮ型不純物を選択的にイオン注入することで設けられてもよい。Ｎ＋層は、例えば、Ｎ型不純物であるＳｉ又はＧｅを１．０×１０１８ｃｍ－３以上で含むように設けられてもよい。
　材料層１８０は、金属材料又は半導体材料を含み、ゲート電極１７０が埋め込まれた開口部１７１と、ドレイン電極１５０Ｄとの間のバリア層１４０の上に設けられる。具体的には、材料層１８０は、ゲート電極１７０、及びドレイン電極１５０Ｄの配列方向と直交する方向にアクティブ領域１４０Ａを横断するように設けられる。例えば、材料層１８０は、金属材料を含んで設けられてもよい。より具体的には、材料層１８０は、遷移金属材料を含んで設けられてもよく、Ｔｉ（チタン）を含んで設けられてもよい。
　金属材料又は半導体材料を含む材料層１８０と、バリア層１４０との間に生じる界面トラップの密度は、絶縁層１６０と、バリア層１４０との間に生じる界面トラップの密度よりも低くなる。これは、絶縁層１６０と、バリア層１４０との間で格子定数が異なるために生じ、界面トラップの原因となるダングリングボンドが材料層１８０と、バリア層１４０との間では生じにくいためである。したがって、材料層１８０は、ゲート電極１７０と、ドレイン電極１５０Ｄとの間の界面トラップの密度を低下させることができるため、半導体装置１００における高電圧（例えば、１０Ｖ以上）印加時の特性低下（特に、ドレイン電流の減少）を抑制することができる。また、金属材料又は半導体材料を含む材料層１８０がバリア層１４０に接して設けられることにより、材料層１８０は、界面トラップにて捕捉された電荷をバリア層１４０から逃がすことができる。したがって、材料層１８０は、半導体装置１００の特性が動作中に変動することを抑制することができる。
　材料層１８０は、ゲート電極１７０と異なる電位となるように設けられてもよい。すなわち、材料層１８０は、ゲート電極１７０と配線等によって電気的に接続されないように設けられてもよい。例えば、材料層１８０は、フローティング状態で設けられてもよい。これによれば、材料層１８０は、ゲート電極１７０とドレイン電極１５０Ｄとの間に寄生容量が発生することを防止することができる。
　材料層１８０は、ゲート電極１７０が埋め込まれた開口部１７１と、ドレイン電極１５０Ｄとの間のバリア層１４０の上に複数設けられてもよい。具体的には、材料層１８０は、ゲート電極１７０、及びドレイン電極１５０Ｄの配列方向と直交する方向に平行に延在して複数設けられてもよい。
　また、材料層１８０は、複数層の積層構造にて設けられてもよい。具体的には、材料層１８０は、金属材料からなる第１層と、第１層とバリア層１４０との間に設けられ、第１層に含まれる金属材料が酸化された酸化物からなる第２層との積層構造にて設けられてもよい。例えば、材料層１８０は、Ｔｉからなる第１層と、第１層に含まれるＴｉがバリア層１４０側で酸化されたＴｉＯからなる第２層との積層構造にて設けられてもよい。
　ここで、図３及び図４を参照して、上述した本実施形態に係る半導体装置１００の作用効果について説明する。図３は、ゲート電極１７０が埋め込まれた開口部１７１と、材料層１８０との間の距離Ｘを説明する縦断面図である。
　図４は、半導体装置１００における距離Ｘに対する電流劣化率の変化を示すグラフ図である。電流劣化率とは、１５Ｖ程度の高電圧をドレイン電極１５０Ｄに印加した前後でのドレイン電流の減少率をドレイン電圧Ｖｄ＝１Ｖにて測定した値である。また、図４では、比較例として、材料層１８０が設けられていない半導体装置の電流劣化率も併せて示す。
　本実施形態に係る半導体装置１００は、材料層１８０を設けることによって、バリア層１４０に生じる界面トラップの密度を低減することができるため、高電圧印加時の特性劣化、及び動作中の特性変動を抑制することができる。具体的には、図４に示すように、本実施形態に係る半導体装置１００は、比較例に係る半導体装置と比較して、高電圧ストレスをドレイン電極１５０Ｄに与えた前後でのドレイン電流の電流劣化率が低減されていることがわかる。
　また、本実施形態に係る半導体装置１００は、図３で示す開口部１７１と、材料層１８０との間の距離Ｘがより短くなるほど、電流劣化率がより小さくなっていくことがわかる。これは、開口部１７１と、材料層１８０との間の距離Ｘがより短くなるほど、ゲート電極１７０近傍の界面トラップが生成される面積が縮小するためと考えられる。高電圧印加時の特性劣化は、ゲート電極１７０近傍の界面トラップが大きく影響を与えているため、ゲート電極１７０近傍の界面トラップをより低減することで、より大きな特性改善効果を見込むことができると考えられる。
　半導体装置１００は、開口部１７１と、材料層１８０との間の距離Ｘがより短くなるほど、電流劣化率をより小さくすることができるため好ましい。ただし、製造コスト及びレイアウト等の観点からは、半導体装置１００は、例えば、開口部１７１と、材料層１８０との間の距離Ｘが０．２μｍ以下となるように設けられることが好ましい。このような場合、半導体装置１００は、電流劣化率をパワーデバイス又はＲＦデバイスに好適な程度まで小さくすることが可能である。
　以上にて構成を説明した本実施形態に係る半導体装置１００は、例えば、移動体通信システムなどにおける無線通信装置に用いられ得る。具体的には、本実施形態に係る半導体装置１００は、無線通信装置のＲＦスイッチ又はパワーアンプなどに好適に用いられ得る。より具体的には、本実施形態に係る半導体装置１００は、通信周波数がＵＨＦ（Ｕｌｔｒａ　Ｈｉｇｈ　Ｆｒｅｑｕｅｎｃｙ）帯以上の無線通信装置のＲＦスイッチ又はパワーアンプなどに好適に用いられ得る。
　（１．２．動作）
　図５～図７を参照して、本実施形態に係る半導体装置１００の動作について説明する。図５は、ゲート電圧Ｖｇが印加されていないゲート電極１７０の下方におけるエネルギーバンドの構成を示すグラフ図である。図６は、ゲート電圧Ｖｇ＝－１０Ｖが印加されたゲート電極１７０の下方におけるエネルギーバンドの構成を示すグラフ図である。図７は、負のゲート電圧Ｖｇが印加された際の半導体装置１００の構成を示す縦断面図である。
　なお、図５及び図６では、一例として、チャネル層１３０をＧａＮで構成し、バリア層１４０をＡｌ０．３－Ｇａ０．７Ｎ混晶で構成した場合のエネルギーバンドの構成を示す。また、Ｅｃは伝導帯の下端のエネルギー準位を示し、Ｅｖは価電子帯の上端のエネルギー準位を示し、Ｅｆは、フェルミ準位を示す。
　図５に示すように、半導体装置１００は、バンドギャップが狭いチャネル層１３０と、チャネル層１３０よりもバンドギャップが広いバリア層１４０とが接合されることで構成される。これにより、半導体装置１００では、チャネル層１３０及びバリア層１４０の自発分極、ピエゾ分極、又はその両方によってバリア層１４０との接合界面付近のチャネル層１３０にキャリアが蓄積され、二次元電子ガス２ＤＥＧが形成される。また、チャネル層１３０とバリア層１４０との伝導帯の下端の不連続量ΔＥｃは、十分に大きくなるように（例えば、０．３ｅＶ以上となるように）構成される。これによれば、半導体装置１００は、チャネル層１３０内に分布する電子数に対して、バリア層１４０内に分布する電子数を無視できる程度に少なくすることができる。
　なお、チャネル層１３０の両面にバリア層１４０を設けることも可能である。例えば、チャネル層１３０のバリア層１４０が設けられた面と反対側の面（すなわち、バッファ層１２０側の面）には、バリア層１４０と同様の構成の第２のバリア層が設けられてもよい。これによれば、半導体装置１００は、チャネル層１３０内の電子分布がバッファ層１２０側に広がることを抑制することができるため、短チャネル効果を抑制する等の特性改善を図ることが可能である。
　続いて、図６及び図７をさらに参照して、本実施形態に係る半導体装置１００の動作について説明する。本実施形態に係る半導体装置１００は、例えば、しきい値電圧が－５Ｖ程度のデプレッション型トランジスタである。
　図６及び図７に示すように、半導体装置１００は、ゲート電極１７０に例えば－１０Ｖ程度の負のゲート電圧Ｖｇを印加することで、ゲート電極１７０の下方のキャリア欠乏領域ＣＡのキャリア数を減少させることができる。これにより、半導体装置１００は、チャネル層１３０の電子数を低減させることができるため、ドレイン電流Ｉｄをほぼ流れなくすることができる。このとき、半導体装置１００のエネルギーバンドは、例えば、図６に示すようになる。
　一方、半導体装置１００は、ゲート電極１７０に例えば１Ｖ程度の正のゲート電圧Ｖｇを印加することで、ゲート電極１７０の下方のキャリア欠乏領域ＣＡを消失させることができる。これにより、半導体装置１００は、チャネル層１３０の電子数を増大させることができるため、ドレイン電流Ｉｄを変調することができる。このとき、半導体装置１００のエネルギーバンドは、例えば、図５に示すようになる。
　このように、本実施形態に係る半導体装置１００は、ゲート電極１７０への印加電圧Ｖｇによってドレイン電流Ｉｄの流れを制御することが可能である。
　（１．３．製造方法）
　図８～図１４を参照して、本実施形態に係る半導体装置１００の製造方法の一例について説明する。図８～図１４は、本実施形態に係る半導体装置１００の製造方法の各工程を示す縦断面図である。
　まず、図８に示すように、例えば、Ｓｉなどで構成された基板１１０の上に、ＡｌＮ、ＡｌＧａＮ、又はＧａＮをエピタキシャル成長させることでバッファ層１２０が形成される。次に、バッファ層１２０の上にＧａＮをエピタキシャル成長させることでチャネル層１３０が形成される。続いて、チャネル層１３０の上にｕ－ＡｌＧａＮ（Ａｌ０．３－Ｇａ０．７Ｎ混晶）をエピタキシャル成長させることでバリア層１４０が形成される。
　その後、図示しないが、バリア層１４０及びチャネル層１３０にＢ（ホウ素）をイオン注入し、バリア層１４０及びチャネル層１３０を高抵抗化することで、素子分離領域１４０Ｂが形成される。素子分離領域１４０Ｂは、例えば、島状のアクティブ領域１４０Ａの周囲を囲むように形成され、アクティブ領域１４０Ａを互いに電気的に分離する。なお、素子分離領域１４０Ｂの形成は、後述するソース電極１５０Ｓ及びドレイン電極１５０Ｄの形成の後、又はゲート電極１７０の形成の後に行われてもよい。
　次に、図９に示すように、リソグラフィによるパターニングによって、ソース電極１５０Ｓ及びドレイン電極１５０Ｄが形成される。具体的には、Ｔｉ（チタン）、Ａｌ（アルミニウム）、Ｎｉ（ニッケル）、及びＡｕ（金）を順次蒸着した後、パターニングを行うことで、ソース電極１５０Ｓ及びドレイン電極１５０Ｄが形成される。
　続いて、図１０に示すように、リソグラフィによるパターニングによって、材料層１８０が形成される。具体的には、Ｔｉ（チタン）などのバリア層１４０との界面状態が良好となる材料を蒸着した後、パターニングを行うことで、材料層１８０が形成される。
　次に、図１１に示すように、バリア層１４０の上に、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法にて、ソース電極１５０Ｓ、ドレイン電極１５０Ｄ、及び材料層１８０を覆うようにＳｉＯ２（二酸化シリコン）などを成膜することで、絶縁層１６０が形成される。なお、絶縁層１６０は、ＡＬＤ（Ａｔｏｍｉｃ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法にてＡｌ２Ｏ３（酸化アルミニウム）を成膜することで設けられてもよく、ＣＶＤ法にてＳｉＮ（窒化シリコン）を成膜することで設けられてもよい。さらに、絶縁層１６０は、上記の材料で形成された層を複数積層することで設けられてもよい。
　続いて、図１２に示すように、絶縁層１６０をエッチングすることで、バリア層１４０の表面を露出させる開口部１７１が形成される。具体的には、ソース電極１５０Ｓと、材料層１８０との間に対応する領域の絶縁層１６０をエッチングで除去することで、開口部１７１が形成される。
　その後、図１３に示すように、開口部１７１を埋め込み、かつ絶縁層１６０の上に広がるようにゲート電極１７０が形成される。具体的には、Ｎｉ（ニッケル）及びＡｕ（金）を順次蒸着した後、パターニングを行うことで、ゲート電極１７０が形成される。
　以上の工程により、本実施形態に係る半導体装置１００を形成することができる。
　（１．４．変形例）
　図１４～図１７を参照して、本実施形態に係る半導体装置１００の第１及び第２の変形例について説明する。
　（第１の変形例）
　まず、図１４を参照して、第１の変形例に係る半導体装置について説明する。図１４は、第１の変形例に係る半導体装置１０１の構成を示す縦断面図である。
　図１４に示すように、第１の変形例に係る半導体装置１０１は、材料層１８０Ａがソース電極１５０Ｓ及びドレイン電極１５０Ｄと同じ材料で構成されている点が図１及び図２で示した半導体装置１００と異なる。
　具体的には、材料層１８０Ａは、ソース電極１５０Ｓ及びドレイン電極１５０Ｄと同じ金属材料で設けられてもよい。例えば、ソース電極１５０Ｓ及びドレイン電極１５０ＤがＴｉ（チタン）、Ａｌ（アルミニウム）、Ｎｉ（ニッケル）、及びＡｕ（金）を順次積層した構造で設けられる場合、材料層１８０Ａは、バリア層１４０側からＴｉ（チタン）、Ａｌ（アルミニウム）、Ｎｉ（ニッケル）、及びＡｕ（金）を順次積層した構造で設けられてもよい。これによれば、材料層１８０Ａは、ソース電極１５０Ｓ及びドレイン電極１５０Ｄと同一の工程で形成されることが可能となる。
　第１の変形例に係る半導体装置１０１は、材料層１８０Ａ、ソース電極１５０Ｓ、及びドレイン電極１５０Ｄを同一プロセスで形成することができるため、製造コストをより低減することができる。また、第１の変形例に係る半導体装置１０１は、製造工程におけるパターニングの回数を減らすことができるため、半導体装置１０１の表面がレジスト等に曝される回数を減らすことができる。よって、半導体装置１０１は、異物付着等による不良の発生を抑制することができる。
　（第２の変形例）
　次に、図１５～図１７を参照して、第２の変形例に係る半導体装置について説明する。図１５は、第２の変形例に係る半導体装置１０２Ａの構成を示す上面図である。図１６は、第２の変形例に係る半導体装置１０２Ｂの構成を示す上面図である。図１７は、第２の変形例に係る半導体装置１０２Ｃの構成を示す上面図である。
　図１５～図１７に示すように、第２の変形例に係る半導体装置１０２Ａ、１０２Ｂ、１０２Ｃは、材料層１８０がフローティング状態ではなく、ゲート電極１７０、ソース電極１５０Ｓ、又はドレイン電極１５０Ｄのいずれかと抵抗部１９０を介して電気的に接続されている点が図１及び図２で示した半導体装置１００と異なる。
　具体的には、図１５～図１７では、ソース電極１５０Ｓには、ソースコンタクトビア１５２Ｓを介してソース配線１５３Ｓが電気的に接続されており、ドレイン電極１５０Ｄには、ドレインコンタクトビア１５２Ｄを介してドレイン配線１５３Ｄが電気的に接続されており、ゲート電極１７０には、ゲートコンタクトビア１７２が電気的に接続されている。ソース電極１５０Ｓ、ドレイン電極１５０Ｄ、及びゲート電極１７０は、各コンタクトビア及び配線を介して、それぞれ他の素子等と電気的に接続されている。なお、各コンタクトビア及び配線は、金属などの導電性材料にて形成され得る。
　図１５に示すように、材料層１８０は、コンタクトビア１８２、配線層１８３、コンタクトビア１９１、抵抗部１９０、及びコンタクトビア１９２を介して、ドレイン配線１５３Ｄと電気的に接続されていてもよい。これによれば、材料層１８０は、直流（Ｄｉｒｅｃｔ　Ｃｕｒｒｅｎｔ）としてドレイン電極１５０Ｄと同電位となる。したがって、半導体装置１０２Ａは、材料層１８０に入り込んだ電荷をドレイン電極１５０Ｄに排出することができるため、デバイス動作の安定性をより高めることができる。
　抵抗部１９０は、例えば、１ＭΩ以上の抵抗体である。抵抗部１９０は、ゲート電極１７０に入力されたＲＦ信号が材料層１８０を介してドレイン電極１５０Ｄに流れることを抑制することで、半導体装置１０２Ａの高周波特性が低下することを抑制することができる。すなわち、半導体装置１０２Ａは、抵抗部１９０を介して材料層１８０と、ドレイン電極１５０Ｄとを電気的に接続することで、材料層１８０の電位をドレイン電極１５０Ｄの電位と同じとしつつ、ＲＦ信号が材料層１８０からドレイン電極１５０Ｄに伝搬することを抑制することができる。
　また、図１６に示すように、材料層１８０は、コンタクトビア１８２、配線層１８３、コンタクトビア１９１、抵抗部１９０、及びコンタクトビア１９２を介して、ゲート配線１７３と電気的に接続されていてもよい。これによれば、材料層１８０は、直流（Ｄｉｒｅｃｔ　Ｃｕｒｒｅｎｔ）としてゲート電極１７０と同電位となる。したがって、半導体装置１０２Ｂは、材料層１８０に入り込んだ電荷をゲート電極１７０に排出することができるため、デバイス動作の安定性をより高めることができる。
　抵抗部１９０は、図１５と同様に、１ＭΩ以上の抵抗体である。抵抗部１９０は、ゲート電極１７０に入力されたＲＦ信号が材料層１８０に直接流れることを抑制することで、半導体装置１０２Ｂの高周波特性が低下することを抑制することができる。すなわち、半導体装置１０２Ｂは、抵抗部１９０を介して材料層１８０と、ゲート電極１７０とを電気的に接続することで、材料層１８０の電位をゲート電極１７０の電位と同じとしつつ、ＲＦ信号が材料層１８０に直接流れることを抑制することができる。
　さらに、図１７に示すように、材料層１８０は、コンタクトビア１８２、配線層１８３、コンタクトビア１９１、抵抗部１９０、及びコンタクトビア１９２を介して、ソース配線１５３Ｓと電気的に接続されていてもよい。これによれば、材料層１８０は、直流（Ｄｉｒｅｃｔ　Ｃｕｒｒｅｎｔ）としてソース電極１５０Ｓと同電位となる。したがって、半導体装置１０２Ｃは、材料層１８０に入り込んだ電荷をソース電極１５０Ｓに排出することができるため、デバイス動作の安定性をより高めることができる。
　抵抗部１９０は、図１５と同様に、１ＭΩ以上の抵抗体である。抵抗部１９０は、ゲート電極１７０に入力されたＲＦ信号が材料層１８０を介してソース電極１５０Ｓに流れることを抑制することで、半導体装置１０２Ｃの高周波特性が低下することを抑制することができる。すなわち、半導体装置１０２Ｃは、抵抗部１９０を介して材料層１８０と、ソース電極１５０Ｓとを電気的に接続することで、材料層１８０の電位をソース電極１５０Ｓの電位と同じとしつつ、ＲＦ信号が材料層１８０からソース電極１５０Ｓに伝搬することを抑制することができる。
　なお、図示しないが、材料層１８０は、ゲート電極１７０、ソース電極１５０Ｓ、又はドレイン電極１５０Ｄに替えて、グランド線又は電源線と電気的に接続されていてもよい。このような場合でも、半導体装置１００は、材料層１８０に入り込んだ電荷を材料層１８０の外部に排出することができるため、デバイス動作の安定性をより高めることができる。
　＜２．第２の実施形態＞
　続いて、図１８を参照して、本開示の第２の実施形態に係る半導体モジュールについて説明する。図１８は、本実施形態に係る半導体モジュール１の構成を示す模式的な斜視図である。
　図１８に示すように、本実施形態に係る半導体モジュール１は、例えば、アレイ状に形成されたエッジアンテナ２０と、スイッチ１０、低ノイズアンプ４１、バンドパスフィルタ４２、及びパワーアンプ４３等のフロントエンド部品とが１つのモジュールとして実装されたアンテナ一体型モジュールである。半導体モジュール１は、例えば、通信用のトランシーバとして用いられ得る。
　半導体モジュール１は、例えば、スイッチ１０、低ノイズアンプ４１、又はパワーアンプ４３等を構成するトランジスタとして第１の実施形態に係る半導体装置１００を含む。これによれば、半導体モジュール１は、無線通信のさらなる高速化、高効率化、及び低消費電力化が可能である。
　＜３．第３の実施形態＞
　次に、図１９を参照して、本開示の第３の実施形態に係る無線通信装置について説明する。図１９は、本実施形態に係る無線通信装置２の構成を示すブロック図である。
　図１９に示すように、無線通信装置２は、アンテナＡＮＴと、アンテナスイッチ回路３と、高電力増幅器ＨＰＡと、高周波集積回路ＲＦＩＣ（Ｒａｄｉｏ　Ｆｒｅｑｕｅｎｃｙ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）と、ベースバンド部ＢＢと、音声出力部ＭＩＣと、データ出力部ＤＴと、インタフェース部Ｉ／Ｆ（例えば、無線ＬＡＮ（Ｗｉｒｅｌｅｓｓ　Ｌｏｃａｌ　Ａｒｅａ　Ｎｅｔｗｏｒｋ：Ｗ－ＬＡＮ）、又はＢｌｕｅｔｏｏｔｈ（登録商標）など）とを備える。無線通信装置２は、例えば、音声、データ通信、及びＬＡＮ接続などの多機能を有する携帯電話システムである。
　無線通信装置２は、アンテナスイッチ回路３、高電力増幅器ＨＰＡ、高周波集積回路ＲＦＩＣ、又はベースバンド部ＢＢ等を構成するトランジスタとして第１の実施形態に係る半導体装置１００を含む。これによれば、無線通信装置２は、無線通信のさらなる高速化、高効率化、及び低消費電力化が可能である。したがって、無線通信装置２が携帯通信端末である場合、無線通信装置２は、使用時間をさらに延長させることができるため、携帯性をより向上させることができる。
　以上、第１～第３の実施形態、及び変形例を挙げて、本開示にかかる技術を説明した。ただし、本開示にかかる技術は、上記実施形態等に限定されるわけではなく、種々の変形が可能である。半導体装置１００は、ＧａＮ系以外の半導体で構成されてもよい。例えば、半導体装置１００は、ＧａＡｓ系、ＩｎＰ系、又はＳｉＧｅ系の化合物半導体で構成されてもよい。また、半導体装置１００は、Ｓｉで構成されてもよい。
　さらに、各実施形態で説明した構成および動作の全てが本開示の構成および動作として必須であるとは限らない。たとえば、各実施形態における構成要素のうち、本開示の最上位概念を示す独立請求項に記載されていない構成要素は、任意の構成要素として理解されるべきである。
　本明細書および添付の特許請求の範囲全体で使用される用語は、「限定的でない」用語と解釈されるべきである。例えば、「含む」又は「含まれる」という用語は、「含まれるとして記載された様態に限定されない」と解釈されるべきである。「有する」という用語は、「有するとして記載された様態に限定されない」と解釈されるべきである。
　本明細書で使用した用語には、単に説明の便宜のために用いており、構成及び動作を限定する目的で使用したわけではない用語が含まれる。たとえば、「右」、「左」、「上」、「下」などの用語は、参照している図面上での方向を示しているにすぎない。また、「内側」、「外側」という用語は、それぞれ、注目要素の中心に向かう方向、注目要素の中心から離れる方向を示しているにすぎない。これらに類似する用語や同様の趣旨の用語についても同様である。
　なお、本開示にかかる技術は、以下のような構成を取ることも可能である。以下の構成を備える本開示にかかる技術によれば、半導体装置は、ゲート電極と、ドレイン電極との間の界面トラップの密度を低下させることができる。したがって、半導体装置は、高電圧印加によって性能低下が生じる可能性を抑制することができる。本開示にかかる技術が奏する効果は、ここに記載された効果に必ずしも限定されるわけではなく、本開示中に記載されたいずれの効果であってもよい。
（１）
　第１化合物半導体を含むバリア層と、
　第２化合物半導体を含み、前記バリア層と第１面にて接合されたチャネル層と、
　前記バリア層の前記第１面と反対側の第２面に設けられ、前記バリア層を露出させる開口部を有する絶縁層と、
　前記開口部を埋め込むように設けられたゲート電極と、
　前記ゲート電極を挟んだ両側の前記バリア層の前記第２面に設けられたソース電極及びドレイン電極と、
　金属材料又は半導体材料を含み、前記ゲート電極と、前記ドレイン電極との間の前記バリア層の前記第２面と接して設けられた材料層と
　を備える、半導体装置。
（２）
　前記材料層は、前記金属材料を含む、上記（１）に記載の半導体装置。
（３）
　前記材料層は、前記金属材料として遷移金属材料を含む、上記（２）に記載の半導体装置。
（４）
　前記材料層は、前記遷移金属材料としてＴｉを含む、上記（３）に記載の半導体装置。（５）
　前記材料層は、前記ゲート電極と互いに電位が異なるように設けられる、上記（１）～（４）のいずれか一項に記載の半導体装置。
（６）
　前記材料層は、フローティング状態である、上記（５）に記載の半導体装置。
（７）
　前記材料層は、抵抗部を介して前記ソース電極又は前記ドレイン電極と電気的に接続される、上記（５）に記載の半導体装置。
（８）
　前記材料層は、抵抗部を介して前記ゲート電極と電気的に接続される、上記（１）～（４）のいずれか一項に記載の半導体装置。
（９）
　前記材料層は、前記ソース電極又は前記ドレイン電極に含まれる導電材料と同じ導電材料を含む、上記（１）～（８）のいずれか一項に記載の半導体装置。
（１０）
　前記材料層と、前記開口部との距離は、０．２μｍ以下である、上記（１）～（９）のいずれか一項に記載の半導体装置。
（１１）
　前記ゲート電極、ソース電極、及び前記ドレイン電極は、前記バリア層の前記第２面において、素子分離領域で画定されたアクティブ領域に設けられ、
　前記材料層は、前記ゲート電極、及び前記ドレイン電極の配列方向と直交する方向に前記アクティブ領域を横断するように延在して設けられる、上記（１）～（１０）のいずれか一項に記載の半導体装置。
（１２）
　第１化合物半導体を含むバリア層と、
　第２化合物半導体を含み、前記バリア層と第１面にて接合されたチャネル層と、
　前記バリア層の前記第１面と反対側の第２面に設けられ、前記バリア層を露出させる開口部を有する絶縁層と、
　前記開口部を埋め込むように設けられたゲート電極と、
　前記ゲート電極を挟んだ両側の前記バリア層の前記第２面に設けられたソース電極及びドレイン電極と、
　前記ゲート電極と、前記ドレイン電極との間に前記バリア層の前記第２面と接して設けられ、金属材料又は半導体材料を含む材料層と
　を備える半導体装置を含む、
　半導体モジュール。
（１３）
　第１化合物半導体を含むバリア層と、
　第２化合物半導体を含み、前記バリア層と第１面にて接合されたチャネル層と、
　前記バリア層の前記第１面と反対側の第２面に設けられ、前記バリア層を露出させる開口部を有する絶縁層と、
　前記開口部を埋め込むように設けられたゲート電極と、
　前記ゲート電極を挟んだ両側の前記バリア層の前記第２面に設けられたソース電極及びドレイン電極と、
　前記ゲート電極と、前記ドレイン電極との間に前記バリア層の前記第２面と接して設けられ、金属材料又は半導体材料を含む材料層と
　を備える半導体装置を含む、
　電子機器。
　本出願は、日本国特許庁において２０２０年５月２５日に出願された日本特許出願番号２０２０－０９０９１３号を基礎として優先権を主張するものであり、この出願の全ての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (13)

  1. 　第１化合物半導体を含むバリア層と、
    　第２化合物半導体を含み、前記バリア層と第１面にて接合されたチャネル層と、
    　前記バリア層の前記第１面と反対側の第２面に設けられ、前記バリア層を露出させる開口部を有する絶縁層と、
    　前記開口部を埋め込むように設けられたゲート電極と、
    　前記ゲート電極を挟んだ両側の前記バリア層の前記第２面に設けられたソース電極及びドレイン電極と、
    　金属材料又は半導体材料を含み、前記ゲート電極と、前記ドレイン電極との間の前記バリア層の前記第２面と接して設けられた材料層と
    　を備える、半導体装置。
  2. 　前記材料層は、前記金属材料を含む、請求項１に記載の半導体装置。
  3. 　前記材料層は、前記金属材料として遷移金属材料を含む、請求項２に記載の半導体装置。
  4. 　前記材料層は、前記遷移金属材料としてＴｉを含む、請求項３に記載の半導体装置。
  5. 　前記材料層は、前記ゲート電極と互いに電位が異なるように設けられる、請求項１に記載の半導体装置。
  6. 　前記材料層は、フローティング状態である、請求項５に記載の半導体装置。
  7. 　前記材料層は、抵抗部を介して前記ソース電極又は前記ドレイン電極と電気的に接続される、請求項５に記載の半導体装置。
  8. 　前記材料層は、抵抗部を介して前記ゲート電極と電気的に接続される、請求項１に記載の半導体装置。
  9. 　前記材料層は、前記ソース電極又は前記ドレイン電極に含まれる導電材料と同じ導電材料を含む、請求項１に記載の半導体装置。
  10. 　前記材料層と、前記開口部との距離は、０．２μｍ以下である、請求項１に記載の半導体装置。
  11. 　前記ゲート電極、ソース電極、及び前記ドレイン電極は、前記バリア層の前記第２面において、素子分離領域で画定されたアクティブ領域に設けられ、
    　前記材料層は、前記ゲート電極、及び前記ドレイン電極の配列方向と直交する方向に前記アクティブ領域を横断するように延在して設けられる、請求項１に記載の半導体装置。
  12. 　第１化合物半導体を含むバリア層と、
    　第２化合物半導体を含み、前記バリア層と第１面にて接合されたチャネル層と、
    　前記バリア層の前記第１面と反対側の第２面に設けられ、前記バリア層を露出させる開口部を有する絶縁層と、
    　前記開口部を埋め込むように設けられたゲート電極と、
    　前記ゲート電極を挟んだ両側の前記バリア層の前記第２面に設けられたソース電極及びドレイン電極と、
    　前記ゲート電極と、前記ドレイン電極との間に前記バリア層の前記第２面と接して設けられ、金属材料又は半導体材料を含む材料層と
    　を備える半導体装置を含む、
    　半導体モジュール。
  13. 　第１化合物半導体を含むバリア層と、
    　第２化合物半導体を含み、前記バリア層と第１面にて接合されたチャネル層と、
    　前記バリア層の前記第１面と反対側の第２面に設けられ、前記バリア層を露出させる開口部を有する絶縁層と、
    　前記開口部を埋め込むように設けられたゲート電極と、
    　前記ゲート電極を挟んだ両側の前記バリア層の前記第２面に設けられたソース電極及びドレイン電極と、
    　前記ゲート電極と、前記ドレイン電極との間に前記バリア層の前記第２面と接して設けられ、金属材料又は半導体材料を含む材料層と
    　を備える半導体装置を含む、
    　電子機器。
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