CN112578180A - 延迟电路、时间数字转换器及a/d转换电路 - Google Patents

Abstract

一种延迟电路、时间数字转换器及A/D转换电路，具备：状态过渡部，基于触发信号开始状态过渡，输出表示内部状态的状态信息；过渡状态获取部，锁存并保持所述状态信息，所述状态过渡部具有：连接多个延迟元件而得的多级延迟线；逻辑电路，根据基于所述触发信号的第一信号和作为所述延迟元件的输出信号的第二信号生成第三信号；同步过渡部，计数所述第三信号的边沿,其中所述状态信息由所述同步过渡部的输出信号和所述多级延迟线的输出信号构成，所述状态过渡前后的所述状态信息的汉明距离是1，从所述内部状态从第一内部状态过渡为第二内部状态起到再次过渡为第一内部状态为止的时间比更新所述过渡状态获取部保持的所述状态信息的时间的间隔长。

Description

延迟电路、时间数字转换器及A/D转换电路

技术领域

本发明涉及延迟电路、时间数字转换器及A/D转换电路。

背景技术

在专利文献1中公开了一种时间间隔测定电路，在该电路中供给有表示测定周期的时间间隔的输入脉冲信号，在供给的输入脉冲信号结束时锁存环形振荡器的状态，并由在高频计数器中记录的计数值得到针对所测定的时间间隔的长度的“粗”值，由锁存的值得到环形振荡器的周期分数(period fraction)的“细密”值。在该时间间隔测定电路中，通过对该“粗”值和“细密”值进行合成，获取环形振荡器的过渡状态。

现有技术文献

专利文献

专利文献1：日本特开平8-297177号公报。

但是，在专利文献1所记载的时间间隔测定电路中，用于获取针对所测定的时间间隔的长度的“粗”值的高频计数器和用于得到环形振荡器的周期分数的“细密”值的环形振荡器独立地动作。因此，存在从获取过渡状态的时刻起，由高频计数器获取的计数值与环形振荡器的振荡之间的偏差导致获取错误的状态信息的可能性，有改善的余地。

发明内容

本发明的延迟电路的一种形态具备：

状态过渡部，基于触发信号开始内部状态过渡的状态过渡，并输出表示所述内部状态的状态信息；以及

过渡状态获取部，基于锁存信号锁存并保持所述状态信息，

所述状态过渡部具有：

连接有多个延迟元件而得的多级延迟线；

逻辑电路，基于第一信号和第二信号生成第三信号；以及

同步过渡部，计数所述第三信号的边沿，

所述第一信号是基于所述触发信号的信号，

所述第二信号是从所述多个延迟元件输出的信号中的任一个，

所述状态信息由从所述同步过渡部输出的信号和从所述多级延迟线输出的信号构成，

所述状态过渡前后的所述状态信息的汉明距离是1，

从所述内部状态从第一内部状态过渡为第二内部状态起到再次过渡为第一内部状态为止的时间比更新所述过渡状态获取部保持的所述状态信息的时间的间隔长。

本发明的时间数字转换器的一种形态具备：

所述一种形态的延迟电路；以及

运算部，基于所述状态信息运算出所述状态过渡部的状态过渡次数，基于时间经过对所述状态过渡次数加权，并对加权后的所述状态过渡次数进行累加，从而计算出时间数字值。

在所述时间数字转换器的一种形态中，

也可以是在从所述触发信号输入到所述状态过渡部起到所述过渡状态获取部锁存所述状态信息为止的期间内，当所述状态过渡部的所述内部状态过渡的次数超过阈值时，所述运算部将该次数作为阈值来计算所述时间数字值。

在所述时间数字转换器的一种形态中，

也可以是将所述触发信号作为第一触发信号，

将所述状态信息作为第一状态信息，

将所述时间数字值作为第一时间数字值，

所述状态过渡部基于第二触发信号开始所述状态过渡，并输出表示所述内部状态的第二状态信息，

所述过渡状态获取部锁存并保持所述第二状态信息，

所述运算部基于所述第二状态信息运算出所述状态过渡部的状态过渡次数，基于时间经过对所述状态过渡次数加权，并对加权后的所述状态过渡次数进行累加，从而计算出第二时间数字值，

并且计算出所述第一时间数字值与所述第二时间数字值的差分。

本发明的A/D转换电路的一种形态是，

将输入的模拟信号转换为数字信号并输出，该A/D转换电路具备：

所述一种形态的时间数字转换器；

基准波形信号生成电路，基于所述锁存信号生成基准波形信号；以及

比较器，对所述模拟信号的电压和所述基准波形信号的电压进行比较并输出所述触发信号，

该A/D转换电路输出基于所述时间数字转换器计算出的所述时间数字值的所述数字信号。

本发明的A/D转换电路的一种形态是，

将输入的模拟信号转换为数字信号并输出，该A/D转换电路具备：

所述一种形态的时间数字转换器；

采样保持电路，对所述模拟信号的电压进行采样并保持；

基准波形信号生成电路，基于所述锁存信号生成基准波形信号；以及

比较器，对所述采样保持电路保持的电压和所述基准波形信号的电压进行比较并输出所述触发信号，

该A/D转换电路输出基于所述时间数字转换器计算出的所述时间数字值的所述数字信号。

附图说明

图1是示出第一实施方式的延迟电路的构成的图。

图2是示出同步过渡部的状态过渡表的图。

图3是示出状态过渡部的各信号的波形的一例的图。

图4是示出状态过渡部的内部状态与状态信号的对应关系的一例的图。

图5是示出状态过渡部的内部状态与状态信号的对应关系的一例的图。

图6是示出第二实施方式的延迟电路的构成的图。

图7是示出状态过渡部的各信号的波形的一例的图。

图8是示出第一实施方式的时间数字转换器100的构成例的框图。

图9是示出运算部的构成例的图。

图10是示出计数部的构成例的图。

图11是示出计数值保持部及累加部的构成例的图。

图12是示出相位差PD与时间数字值TD的关系的图。

图13是示出相位差PD与时间数字值TD的关系的图。

图14是示出第二实施方式的时间数字转换器100的构成例的框图。

图15是示出计数部的构成例的图。

图16是示出相位差PD与时间数字值TD的关系的图。

图17是为了说明第二实施方式的时间数字转换器的效果而示出测试的构成的图。

图18是示出时间数字值TDa与时间数字值TDb的关系的图。

图19是示出第三实施方式的时间数字转换器100的构成例的框图。

图20是示出运算部的构成例的图。

图21是示出第一实施方式的A/D转换电路的构成的图。

图22是示出第一实施方式的A/D转换电路中的各种信号的波形的一例的图。

图23是示出第二实施方式的A/D转换电路的构成的图。

图24是示出第二实施方式的A/D转换电路中的各种信号的波形的一例的图。

符号说明

1A、1B…延迟电路、10A、10B…状态过渡部、11…异或电路、12…反逻辑与电路、13…累加器、14…模运算器、15…量化器、16…多级延迟线、17…同步过渡部、18-0～18-n…延迟元件、19…触发信号保持部、20A、20B…过渡状态获取部、21-0～21-n…D触发器、22…寄存器、30…运算部、40…计数部、41…逻辑反转电路、42…多路复用器、43…计数电路、44…代码转换器、45…乘法器、46…加法器、47…寄存器、48…减法器、50…计数值保持部、51…寄存器、60…累加部、61…加法器、62…寄存器、70…转换部、80…时间数字值生成部、81…累加器、82…乘法器、83…虚拟化部、100…时间数字转换器、101…采样保持电路、102…基准波形信号生成电路、103…比较器、200…A/D转换电路、300…脉冲发生器、310…延迟元件。

具体实施方式

下面，使用附图对本发明的优选实施方式进行详细说明。需要说明的是，下面说明的实施方式并不对权利要求书所记载的本发明的内容不当地进行限制。另外，下面说明的所有的构成并不一定是本发明必须的构成要件。

1.延迟电路

1-1.第一实施方式

图1是示出第一实施方式的延迟电路的构成的图。如图1所示，第一实施方式的延迟电路1A具备状态过渡部10A和过渡状态获取部20A。

状态过渡部10A基于触发信号TRG开始内部状态过渡的状态过渡，并输出表示内部状态的状态信息。如图1所示，在本实施方式中，状态过渡部10A包括异或电路11、反逻辑与电路12、累加器13、模运算器14、量化器15、多级延迟线16及同步过渡部17。

异或电路11输出触发信号TRG和从量化器15输出的量化信号QT的异或信号EX。当触发信号TRG的逻辑电平与量化信号QT的逻辑电平不同时，异或信号EX变为高电平，当触发信号TRG的逻辑电平与量化信号QT的逻辑电平相同时，异或信号EX变为低电平。

反逻辑与电路12输出为异或信号EX和从多级延迟线16输出的信号D[n]两者的反逻辑与信号的时钟信号CK。当异或信号EX和信号D[n]均是高电平时，时钟信号CK变为低电平，当异或信号EX和信号D[n]中的至少一个是低电平时，时钟信号CK变为高电平。

同步过渡部17计数时钟信号CK的边沿。在本实施方式中，同步过渡部17是状态与时钟信号CK同步地过渡的状态机，从同步过渡部17输出的m+1位的信号q[m：0]是表示状态的信号。m是0以上的整数。由于同步过渡部17在每当时钟信号CK的逻辑电平反转时状态过渡，所以信号q[m：0]与时钟信号CK的边沿的计数信息对应。另外，同步过渡部17输出被供给到多级延迟线16的输入端的信号dout。

在本实施方式中，同步过渡部17在从任意的状态过渡到下一个状态时，信号q[m：0]的m+1位中仅1位发生改变。即，同步过渡部17的状态过渡前后的信号q[m：0]的汉明距离是1。例如，同步过渡部17也可以是格雷码计数器。

图2示出了当同步过渡部17是格雷码计数器且m是2时的状态过渡表。需要说明的是，在图2及下面的说明中，将低电平、高电平分别标记为0、1。在图2的例子中，同步过渡部17具有T0～T7的八个状态。并且，同步过渡部17在信号q[2:0]为“000”的状态T0中，如果时钟信号CK是低电平，则维持状态T0，如果时钟信号CK是高电平，则信号q[2:0]的位0从0改变为1并过渡到状态T1。另外，同步过渡部17在信号q[2:0]为“001”的状态T1中，如果时钟信号CK是低电平，则信号q[2:0]的位1从0改变为1并过渡到状态T2，如果时钟信号CK是高电平，则维持状态T1。另外，同步过渡部17在信号q[2:0]为“011”的状态T2中，如果时钟信号CK是低电平，则维持状态T2，如果时钟信号CK是高电平，则信号q[2:0]的位0从1改变为0并过渡到状态T3。另外，同步过渡部17在信号q[2:0]为“010”的状态T3中，如果时钟信号CK是低电平，则信号q[2:0]的位2从0改变为1并过渡到状态T4，如果时钟信号CK是高电平，则维持状态T3。另外，同步过渡部17在信号q[2:0]为“110”的状态T4中，如果时钟信号CK是低电平，则维持状态T4，如果时钟信号CK是低电平，则信号q[2:0]的位0从0改变为1并过渡到状态T5。另外，同步过渡部17在信号q[2:0]为“111”的状态T5中，如果时钟信号CK是低电平，则信号q[2:0]的位1从1改变为0并过渡到状态T6，如果时钟信号CK是高电平，则维持状态T5。另外，同步过渡部17在信号q[2:0]为“101”的状态T6中，如果时钟信号CK是低电平，则维持状态T6，如果时钟信号CK是高电平，则信号q[2:0]的位0从1改变为0并过渡到状态T7。另外，同步过渡部17在信号q[2:0]为“100”的状态T7中，如果时钟信号CK是低电平，则信号q[2:0]的位2从1改变为0并过渡到状态T0，如果时钟信号CK是高电平，则维持状态T7。

在图2的例子中，同步过渡部17在从状态T0过渡到状态T7后，返回到状态T0，但在任一状态过渡中，信号q[2:0]都仅有1位发生改变。因此，同步过渡部17的状态过渡前后的信号q[2:0]的汉明距离是1。

另外，在图2的例子中，信号dout在状态T0、状态T2、状态T4及状态T6下为0，在状态T1、状态T3、状态T5及状态T7下为1。因此，每当状态过渡时，信号dout的逻辑电平反转。

返回图1的说明，每当产生信号dout的上升沿时，累加器13累加1并输出累加值CE。换言之，累加器13对信号dout的上升沿进行计数并输出累加值CE。需要说明的是，累加器13也可以对信号dout的下降沿进行计数。

模运算器14将累加值CE作为被除数、将预定值作为除数进行模运算。即，模运算器14输出将累加值CE作为被除数、将预定值作为除数进行除法运算时的余数值MD。作为除数的预定值被适当设定。

量化器15通过将余数值MD与预定阈值进行比较，输出对余数值MD进行量化后的量化信号QT。换言之，量化器15输出将余数值MD作为被除数、将阈值作为除数进行除法运算后得到的商作为量化信号QT。

多级延迟线16具有多个延迟元件，具体而言具有n+1个延迟元件18-0～18-n。n是1以上的整数。多级延迟线16是n+1个延迟元件18-0～18-n连接成链状的延迟线，具有一个输入端和n个输出端。这样的多级延迟线16也被称为抽头延迟线(TDL：Tapped Delay Line)。延迟元件18-0～18-n分别是缓冲元件和/或逻辑反转元件。下面，假设延迟元件18-0～18-n全部为缓冲元件进行说明。

多级延迟线16的最先的延迟元件18-0的输入端成为多级延迟线16的输入端。另外，延迟元件18-0～18-n的各自的输出端成为多级延迟线16的n个输出端。信号D[0]～D[n]从多级延迟线16的输入端侧起按顺序从多级延迟线16的n个输出端输出。

在多级延迟线16的输入端中输入信号dout。信号dout从低电平改变为高电平，通过高电平的信号dout在延迟元件18-0中传输，从而信号D[0]从低电平改变为高电平。并且，通过高电平的信号D[i-1]在延迟元件18-i中传输，从而信号D[i]从低电平改变为高电平。i是1以上且n以下的任意的整数。即，高电平的信号依次在延迟元件18-0～18-n中传输下去，信号D[0]～D[n]依次从低电平改变为高电平。

同样地，信号dout从高电平改变为低电平，通过低电平的信号dout在延迟元件18-0中传输，从而信号D[0]从高电平改变为低电平。并且，通过低电平的信号D[i-1]在延迟元件18-i中传输，从而信号D[i]从高电平改变为低电平。i是1以上且n以下的任意的整数。即，低电平的信号依次在延迟元件18-0～18-n中传输下去，信号D[0]～D[n+1]依次从高电平改变为低电平。

图3是示出状态过渡部10A的各信号的波形的一例的图。图3示出了当n是6、m是2、模运算器14的模运算中的除数是16、量化器15的量化的阈值是8时的例子。

在图3的例子中，触发信号TRG的逻辑电平发生改变后，异或信号EX从低电平改变为高电平，在异或信号EX为高电平期间，连续产生时钟信号CK的脉冲。累加值CE按照时钟信号CK的每个上升沿增加1，余数值MD随着累加值CE的增加而增加，每当累加值CE变为16的整数倍时，余数值MD被初始化为0。当余数值MD为7以下时，量化信号QT变为低电平，当余数值MD为8以上时，量化信号QT变为高电平。量化信号QT的逻辑电平改变后，异或信号EX从高电平改变为低电平，并停止产生时钟信号CK的脉冲。

在图3的例子中，每当触发信号TRG的逻辑电平发生改变时，时钟信号CK的逻辑电平反转16次并产生8次脉冲，但如果更改模运算器14的模运算中的除数和量化器15的量化的阈值，则时钟信号CK的脉冲数也会变化。例如，当模运算器14的模运算中的除数是2p、量化器15的量化的阈值是p时，每当触发信号TRG的逻辑电平发生改变时，时钟信号CK的逻辑电平反转2p次并产生p次脉冲。并且，每当时钟信号CK的逻辑电平发生改变时，同步过渡部17的状态、即信号q[2:0]的1位发生改变，信号dout的逻辑电平也发生改变。另外，每当信号dout的逻辑电平发生改变时，信号D[6:0]的各位依次发生改变。

其中，由信号q[2:0]和信号D[6:0]构成的10位的信号的值随着时间的经过而发生改变。因此，如果与该10位的信号的值相对应地对状态过渡部10A的内部状态进行定义，则状态过渡部10A基于触发信号TRG开始内部状态过渡的状态过渡，并输出由从同步过渡部17输出的信号q[2:0]和从多级延迟线16输出的信号D[6:0]构成的状态信号作为表示内部状态的状态信息。

图4及图5是示出状态过渡部10A的内部状态与信号D[6:0]及信号q[2:0]的对应关系的一例的图。在图4及图5的例子中，是n为6、m为2时的例子。需要说明的是，在图4、图5及下面的说明中，将低电平、高电平分别标记为0、1。

如图4所示，在第一状态下，信号D[6:0]为“1111111”，信号q[2:0]为“000”。状态过渡部10A的内部状态从第一状态过渡到第二状态。在第二状态下，信号D[6:0]为“1111110”，信号q[2:0]为“000”。同样地，状态过渡部10A的内部状态从第二状态依次过渡到第八状态。在第一状态至第八状态中，由于信号q[2:0]为“000”，所以同步过渡部17为状态T0，并且，由于在信号D[6:0]中0的位逐一增加下去，所以是低电平信号在多级延迟线16中传输的状态。

另外，状态过渡部10A的内部状态从第八状态过渡到第九状态。在第九状态下，信号D[6:0]为“0000000”，信号q[2:0]为“001”。状态过渡部10A的内部状态从第九状态过渡到第十状态。在第十状态下，信号D[6:0]为“0000001”，信号q[2:0]为“001”。同样地，状态过渡部10A的内部状态从第十状态依次过渡到第十六状态。在第九状态至第十六状态中，由于信号q[2:0]为“001”，所以同步过渡部17为状态T1，并且，由于在信号D[6:0]中1的位逐一增加下去，所以是高电平的信号在多级延迟线16中传输的状态。

另外，状态过渡部10A的内部状态从第十六状态过渡到第十七状态。在第十七状态下，信号D[6:0]为“1111111”，信号q[2:0]为“011”。状态过渡部10A的内部状态从第十七状态过渡到第十八状态。在第十八状态下，信号D[6:0]为“1111110”，信号q[2:0]为“011”。同样地，状态过渡部10A的内部状态从第十八状态依次过渡到第二十四状态。在第十七状态至第二十四状态中，由于信号q[2:0]为“011”，所以同步过渡部17为状态T2，并且，由于在信号D[6:0]中0的位逐一增加下去，所以是低电平的信号在多级延迟线16中传输的状态。

另外，状态过渡部10A的内部状态从第二十四状态过渡到第二十五状态。在第二十五状态下，信号D[6:0]为“0000000”，信号q[2:0]为“010”。状态过渡部10A的内部状态从第二十五状态过渡到第二十六状态。在第二十六状态下，信号D[6:0]为“0000001”，信号q[2:0]为“010”。同样地，状态过渡部10A的内部状态从第二十六状态依次过渡到第三十二状态。在第二十五状态至第三十二状态中，由于信号q[2:0]为“010”，所以同步过渡部17为状态T3，并且，由于在信号D[6:0]中1的位逐一增加下去，所以是高电平的信号在多级延迟线16中传输的状态。

另外，状态过渡部10A的内部状态从第三十二状态过渡到第三十三状态。如图5所示，在第三十三状态下，信号D[6:0]为“1111111”，信号q[2:0]为“110”。状态过渡部10A的内部状态从第三十三状态过渡到第三十四状态。在第三十四状态下，信号D[6:0]为“1111110”，信号q[2:0]为“110”。同样地，状态过渡部10A的内部状态从第三十四状态依次过渡到第四十状态。在第三十三状态至第四十状态中，由于信号q[2:0]为“110”，所以同步过渡部17为状态T4，并且，由于在信号D[6:0]中0的位逐一增加下去，所以是低电平的信号在多级延迟线16中传输的状态。

另外，状态过渡部10A的内部状态从第四十状态过渡到第四十一状态。在第四十一状态下，信号D[6:0]为“0000000”，信号q[2:0]为“111”。状态过渡部10A的内部状态从第四十一状态过渡到第四十二状态。在第四十二状态下，信号D[6:0]为“0000001”，信号q[2:0]为“111”。同样地，状态过渡部10A的内部状态从第四十二状态依次过渡到第四十八状态。在第四十一状态至第四十八状态中，由于信号q[2:0]为“111”，所以同步过渡部17为状态T5，并且，由于在信号D[6:0]中1的位逐一增加下去，所以是高电平的信号在多级延迟线16中传输的状态。

另外，状态过渡部10A的内部状态从第四十八状态过渡到第四十九状态。在第四十九状态下，信号D[6:0]为“1111111”，信号q[2:0]为“101”。状态过渡部10A的内部状态从第四十九状态过渡到第五十状态。在第五十状态下，信号D[6:0]为“1111110”，信号q[2:0]为“101”。同样地，状态过渡部10A的内部状态从第五十状态依次过渡到第五十六状态。在第四十九状态至第五十六状态中，由于信号q[2:0]为“101”，所以同步过渡部17为状态T6，并且，由于在信号D[6:0]中0的位逐一增加下去，所以是低电平的信号在多级延迟线16中传输的状态。

另外，状态过渡部10A的内部状态从第五十六状态过渡到第五十七状态。在第五十七状态下，信号D[6:0]为“0000000”，信号q[2:0]为“100”。状态过渡部10A的内部状态从第五十七状态过渡到第五十八状态。在第五十八状态下，信号D[6:0]为“0000001”，信号q[2:0]为“100”。同样地，状态过渡部10A的内部状态从第五十八状态依次过渡到第六十四状态。在第五十七状态至第六十四状态中，由于信号q[2:0]为“100”，所以同步过渡部17为状态T7，并且，由于在信号D[6:0]中1的位逐一增加下去，所以是高电平的信号在多级延迟线16中传输的状态。

需要说明的是，在前面示出的图3的例子中，当触发信号TRG为低电平时，状态过渡部10A的内部状态为第六十四状态，当触发信号TRG为高电平时，状态过渡部10A的内部状态在从第六十四状态过渡到下一个第六十四状态后，进一步过渡到下一个第六十四状态。即，状态过渡部10A在内部状态过渡128次后停止状态过渡。

返回图1的说明，过渡状态获取部20A是基于锁存信号，锁存并保持状态过渡部10A输出的状态信息的锁存电路。在本实施方式中，锁存信号是时钟信号CLK，状态信息是由信号q[m：0]和信号D[n：0]构成的状态信号。如图1所示，在本实施方式中，过渡状态获取部20A包括n+1个D触发器21-0～21-n及由m+1个D触发器构成的m+1位的寄存器22。

D触发器21-0～21-n各自与时钟信号CLK的上升沿同步地获取各信号D[0]～D[n]，并保持对应于信号D[0]～D[n]各自的逻辑电平的信号S[0]～S[n]。

另外，寄存器22与时钟信号CLK的上升沿同步地获取信号q[m：0]，并保持对应于信号q[2:0]的值的信号Q[m：0]。

这样构成的过渡状态获取部20A，在时钟信号CLK的上升沿的时刻，作为锁存并保持表示状态过渡部10A的内部状态的状态信号的锁存电路发挥作用。并且，过渡状态获取部20A输出由信号Q[m：0]和信号S[n：0]构成的状态信号。

其中，在本实施方式中，从状态过渡部10A的内部状态从任意的第一内部状态过渡到第二内部状态起到再次过渡到第一内部状态为止的时间比更新过渡状态获取部20A保持的状态信息的时间的间隔长。直到再次过渡到第一内部状态为止的时间也可以称为直到再次出现第一内部状态为止的时间。另外，更新过渡状态获取部20A保持的状态信息的时间的间隔是时钟信号CLK的一个周期的时间。例如，在图4及图5中，当第一内部状态为第六十四状态时，第二内部状态是第一状态，从状态过渡部10A的内部状态从第六十四状态过渡到第一状态起到再次过渡到第六十四状态为止的时间是图3所示的时间t1。另外，当第一内部状态为第八状态时，第二内部状态是第九状态，从状态过渡部10A的内部状态从第八状态过渡到第九状态起到再次过渡到第八状态为止的时间是图3所示的时间t2。该些时间t1、t2均比时钟信号CLK的一个周期的时间长。如果满足该条件，例如，当过渡状态获取部20A与时钟信号CLK的上升沿同步地获取表示第八状态的状态信息、与时钟信号CLK的下一个上升沿同步地获取第二十四状态时，延迟电路1A的后一级的电路能够由24-16简单地求出时钟信号CLK的该一个周期期间的内部状态的过渡次数。与此相对，假如不满足该条件，则延迟电路1A的后一级的电路需要确定内部状态循环一遍的次数N，并由24-16+N×64求出时钟信号CLK的该一个周期的期间的内部状态的过渡次数。

在上面说明的第一实施方式的延迟电路1A中，如图4及图5所示，当状态过渡部10A的内部状态从任意的状态过渡到下一状态时，由信号q[m：0]和信号D[n：0]构成的状态信号仅1位发生改变。即，状态过渡部10A的状态过渡前后的状态信息的汉明距离是1。因此，由于状态过渡部10A从任意的状态过渡到下一个状态时不经由其他状态，所以即使是在时钟信号CLK的上升沿的时刻与状态过渡部10A的状态过渡的时刻大致一致时，过渡状态获取部20A也能够锁存与状态过渡前后的两个状态的其中之一对应的状态信号。因此，根据第一实施方式的延迟电路1A，降低了过渡状态获取部20A获取错误的状态信息的可能性。

另外，在第一实施方式的延迟电路1A中，由于从状态过渡部10A的内部状态从任意的第一内部状态过渡到第二内部状态起到再次过渡到第一内部状态为止的时间比更新过渡状态获取部20A保持的状态信息的时间的间隔长，所以过渡状态获取部20A能够在状态过渡部10A的状态过渡循环一遍之前获取与过渡状态对应的状态信号。因此，根据第一实施方式的延迟电路1A，延迟电路1A的后一级的电路不需要确定从过渡状态获取部20A获取状态信号起到获取下一个状态信号为止的期间内状态过渡部10A的内部状态循环一遍的次数，能够简化该电路的处理。

另外，在第一实施方式的延迟电路1A中，由于具备输出构成状态信号的一部分的信号q[m：0]的同步过渡部17，所以即使从多级延迟线16输出的信号D[n：0]是相同的值，如果信号q[m：0]的值不同，则能够作为不同的内部状态来处理。因此，根据第一实施方式的延迟电路1A，由于能够在不增加构成多级延迟线16的延迟元件18-0～18-n的数量的前提下增加状态过渡部10A的内部状态的数量，所以能够减小尺寸。

需要说明的是，在本实施方式中，异或信号EX是基于触发信号TRG的信号，是“第一信号”的一例。另外，信号D[n]是从多个延迟元件18-0～18-n输出的信号中的至少一个，是“第二信号”的一例。另外，时钟信号CK是反逻辑与电路12基于异或信号EX和信号D[n]生成的信号，是“第三信号”的一例。另外，反逻辑与电路12是“逻辑电路”的一例。

1-2.第二实施方式

图6是示出第二实施方式的延迟电路的构成的图。在图6中，对与图1相同的构成要素标注相同的符号。如图6所示，第二实施方式的延迟电路1B具备状态过渡部10B和过渡状态获取部20B。

状态过渡部10B基于触发信号TRG开始内部状态过渡的状态过渡，并输出表示内部状态的状态信息。如图6所示，在本实施方式中，状态过渡部10B包括反逻辑与电路12、多级延迟线16、同步过渡部17及触发信号保持部19。

触发信号保持部19将触发信号TRG保持预定时间并输出使能信号EN。具体而言，触发信号保持部19在触发信号TRG的逻辑电平反转后将使能信号EN设定为高电平，经过预定时间后将使能信号EN设定为低电平。

反逻辑与电路12输出为使能信号EN和从多级延迟线16输出的信号D[n]两者的反逻辑与信号的时钟信号CK。当使能信号EN和信号D[n]均是高电平时，时钟信号CK变为低电平，当使能信号EN和信号D[n]中的至少一方是低电平时，时钟信号CK变为高电平。

同步过渡部17计数时钟信号CK的边沿。在本实施方式中，同步过渡部17是状态与时钟信号CK同步地过渡的状态机，从同步过渡部17输出的m+1位的信号q[m：0]是表示状态的信号。m是0以上的整数。由于同步过渡部17在每当时钟信号CK的逻辑电平反转时状态过渡，所以信号q[m：0]与时钟信号CK的边沿的计数信息对应。另外，同步过渡部17输出被供给到多级延迟线16的输入端的信号dout。同步过渡部17的详细的动作与第一实施方式相同，因此省略其说明。

多级延迟线16具有多个延迟元件，具体而言具有n+1个延迟元件18-0～18-n。n是1以上的整数。多级延迟线16是n+1个延迟元件18-0～18-n连接成链状的延迟线，具有一个输入端和n个输出端。多级延迟线16的构成及动作与第一实施方式相同，因此省略其说明。

图7是示出状态过渡部10B的各信号的波形的一例的图。图7是n为6、m为2时的例子。

在图7的例子中，触发信号TRG的逻辑电平发生改变后，使能信号EN从低电平改变为高电平，在使能信号EN为高电平的期间，连续产生时钟信号CK的脉冲。在使能信号EN从低电平改变为高电平并经过预定时间后，使能信号EN从高电平改变为低电平，并停止产生时钟信号CK的脉冲。

在图7的例子中，每当触发信号TRG的逻辑电平发生改变时，时钟信号CK的逻辑电平反转24次并产生12次脉冲。如果更改使能信号EN维持高电平的预定时间的设定，则时钟信号CK的脉冲数也会变化。

并且，每当时钟信号CK的逻辑电平发生改变时，同步过渡部17的状态、即信号q[2:0]的1位发生改变，信号dout的逻辑电平也发生改变。另外，每当信号dout的逻辑电平发生改变时，信号D[6:0]的各位依次发生改变。

其中，由信号q[2:0]和信号D[6:0]构成的10位的信号的值随着时间的经过而发生改变。因此，如果与该10位的信号的值相对应地对状态过渡部10B的内部状态进行定义，则状态过渡部10B基于触发信号TRG开始内部状态过渡的状态过渡，并输出由从同步过渡部17输出的信号q[2:0]和从多级延迟线16输出的信号D[6:0]构成的状态信号作为表示内部状态的状态信息。

当n为6、m为2时的状态过渡部10B的内部状态与信号D[6:0]及信号q[2:0]的对应关系的一例与图4及图5相同，因此省略其图示及说明。

需要说明的是，在图7的例子中，当触发信号TRG为低电平时，状态过渡部10B的内部状态为第六十四状态，当触发信号TRG为高电平时，状态过渡部10B的内部状态在从第六十四状态过渡到下一个第六十四状态后，进一步过渡到下一个第六十四状态，进一步过渡到下一个第六十四状态。即，状态过渡部10B在内部状态过渡192次后停止状态过渡。

返回图6的说明，过渡状态获取部20B是基于锁存信号，锁存并保持状态过渡部10B输出的状态信息的锁存电路。在本实施方式中，锁存信号是时钟信号CLK，状态信息是由信号q[m：0]和信号D[n：0]构成的状态信号。如图6所示，在本实施方式中，过渡状态获取部20B包括n+1个D触发器21-0～21-n及由m+1个D触发器构成的m+1位的寄存器22。

D触发器21-0～21-n各自与时钟信号CLK的上升沿同步地获取各信号D[0]～D[n]，并保持对应于信号D[0]～D[n]各自的逻辑电平的信号S[0]～S[n]。

另外，寄存器22与时钟信号CLK的上升沿同步地获取信号q[m：0]，并保持对应于信号q[2:0]的值的信号Q[m：0]。

这样构成的过渡状态获取部20B，在时钟信号CLK的上升沿的时刻，作为锁存并保持表示状态过渡部10B的内部状态的状态信号的锁存电路发挥作用。并且，过渡状态获取部20B输出由信号Q[m：0]和信号S[n：0]构成的状态信号。

其中，在第二实施方式中，与第一实施方式相同，从状态过渡部10B的内部状态从任意的第一内部状态过渡到第二内部状态起到再次过渡到第一内部状态为止的时间比更新过渡状态获取部20B保持的状态信息的时间的间隔长。直到再次过渡到第一内部状态为止的时间也可以称为直到再次出现第一内部状态为止的时间。另外，更新过渡状态获取部20B保持的状态信息的时间的间隔是时钟信号CLK的一个周期的时间。例如，在图4及图5中，当第一内部状态为第六十四状态时，第二内部状态是第一状态，从状态过渡部10B的内部状态从第六十四状态过渡到第一状态起到再次过渡到第六十四状态为止的时间是图7所示的时间t1。另外，当第一内部状态为第八状态时，第二内部状态是第九状态，从状态过渡部10B的内部状态从第八状态过渡到第九状态起到再次过渡到第八状态为止的时间是图7所示的时间t2。该些时间t1、t2均比时钟信号CLK的一个周期的时间长。

在上面说明的第二实施方式的延迟电路1B中，与第一实施方式的延迟电路1A相同，当状态过渡部10B的内部状态从任意的状态过渡到下一状态时，由信号q[m：0]和信号D[n：0]构成的状态信号仅1位发生改变。即，状态过渡部10B的状态过渡前后的状态信息的汉明距离是1。因此，由于状态过渡部10B从任意的状态过渡到下一个状态时不经由其他状态，所以即使是在时钟信号CLK的上升沿的时刻与状态过渡部10B的状态过渡的时刻大致一致时，过渡状态获取部20B也能够锁存与状态过渡前后的两个状态的其中之一对应的状态信号。因此，根据第二实施方式的延迟电路1B，降低了过渡状态获取部20B获取错误的状态信息的可能性。

另外，在第二实施方式的延迟电路1B中，与第一实施方式的延迟电路1A相同，由于从状态过渡部10B的内部状态从任意的第一内部状态过渡到第二内部状态起到再次过渡到第一内部状态为止的时间比更新过渡状态获取部20B保持的状态信息的时间的间隔长，所以过渡状态获取部20B能够在状态过渡部10B的状态过渡循环一遍之前获取与过渡状态对应的状态信号。因此，根据第二实施方式的延迟电路1B，延迟电路1B的后一级的电路不需要确定从过渡状态获取部20B获取状态信号起到获取下一个状态信号为止的期间内状态过渡部10B的内部状态循环一遍的次数，能够简化该电路的处理。

另外，在第二实施方式的延迟电路1B中，与第一实施方式的延迟电路1A相同，由于具备输出构成状态信号的一部分的信号q[m：0]的同步过渡部17，所以即使从多级延迟线16输出的信号D[n：0]是相同的值，如果信号q[m：0]的值不同，则可以作为不同的内部状态来处理。因此，根据第二实施方式的延迟电路1B，由于能够在不增加构成多级延迟线16的延迟元件18-0～18-n的数量的前提下增加状态过渡部10B的内部状态的数量，所以能够减小尺寸。

进而，在第二实施方式的延迟电路1B中，与状态过渡部10B的状态过渡次数达到上限值后，通过异或电路11、累加器13、模运算器14及量化器15停止状态过渡的第一实施方式的延迟电路1A不同，由于状态过渡部10B进行状态过渡的时间由触发信号保持部19与状态过渡次数无关地生成的使能信号EN规定，所以能够简化用于停止状态过渡的电路。

需要说明的是，在本实施方式中，使能信号EN是基于触发信号TRG的信号，是“第一信号”的一例。另外，信号D[n]是从多个延迟元件18-0～18-n输出的信号中的至少一个，是“第二信号”的一例。另外，时钟信号CK是由反逻辑与电路12基于使能信号EN和信号D[n]生成的信号，是“第三信号”的一例。另外，反逻辑与电路12是“逻辑电路”的一例。

2.时间数字转换器

2-1.第一实施方式

2-1-1.时间数字转换器的构成

图8是示出第一实施方式的时间数字转换器100的构成例的框图。如图8所示，第一实施方式的时间数字转换器100具备延迟电路1A和运算部30。延迟电路1A包括图1所示的状态过渡部10A及过渡状态获取部20A。在时间数字转换器100中,输入触发信号TRG和时钟信号CLK。触发信号TRG被供给到状态过渡部10A，时钟信号CLK被供给到过渡状态获取部20A及运算部30。并且，时间数字转换器100生成与时钟信号CLK的时间事件和触发信号TRG的时间事件之间的相位差对应的时间数字值TD。

触发信号TRG的时间事件是指触发信号TRG发生改变的时刻，例如，可以是触发信号TRG的上升沿或下降沿，也可以是触发信号TRG的上升沿及下降沿。同样地，时钟信号CLK的时间事件是指时钟信号CLK发生改变的时刻，例如，可以是时钟信号CLK的上升沿或下降沿，也可以是时钟信号CLK的上升沿及下降沿。

需要说明的是，下面，假设触发信号TRG的时间事件是上升沿及下降沿，时钟信号CLK的时间事件是上升沿来进行说明。

如上所述，状态过渡部10A基于触发信号TRG开始内部状态过渡的状态过渡，并输出由信号q[m：0]和信号D[n：0]构成的状态信号作为表示内部状态的状态信息。另外，过渡状态获取部20A基于时钟信号CLK，获取并保持状态过渡部10A输出的由信号q[m：0]和信号D[n：0]构成的状态信号，并输出由信号Q[m：0]和信号S[n：0]构成的状态信号。

在运算部30中,输入从过渡状态获取部20A输出的由信号Q[m：0]和信号S[n：0]构成的状态信号。并且，运算部30基于由信号S[n：0]和信号Q[m：0]构成的状态信号运算出状态过渡部10A的状态过渡次数，基于时间经过对状态过渡次数加权，并对加权后的状态过渡次数进行累加，由此计算出时间数字值TD。需要说明的是，运算部30由MPU(MicroProcessing Unit，微处理单元)和/或FPGA(field-programmable gate array，现场可编程门阵列)等构成。

2-1-2.运算部的构成

图9是示出运算部30的构成例的图。如图9所示，运算部30包括计数部40、计数值保持部50、累加部60及转换部70。

计数部40基于信号Q[m：0]和信号S[n：0]输出与触发信号TRG对应的计数值CNT。

计数值保持部50与时钟信号CLK同步地取入从计数部40输出的计数值CNT，并作为计数值DCNT保持。

累加部60通过与时钟信号CLK同步地对保持在计数值保持部50的计数值DCNT进行累加，生成与时钟信号CLK的时间事件和触发信号TRG的各自的时间事件之间的相位差对应的时间数字值TD。需要说明的是，计数值保持部50及累加部60例如通过被输入图中没示出的复位信号等而被初始化。

转换部70将从累加部60输出的时间数字值TD转换为时间数字值TDX。例如，转换部70可以对时间数字值TD进行预定的缩放而将其转换为时间数字值TDX，也可以按照预定的转换式或者表信息将时间数字值TD转换为时间数字值TDX。需要说明的是，运算部30也可以不包括转换部70。

并且，由运算部30运算出的时间数字值TD或者时间数字值TDX经由图中没示出的端子从时间数字转换器100输出到外部。

图10是示出计数部40的构成例的图。计数部40具有逻辑反转电路41、多路复用器42、计数电路43、代码转换器44、乘法器45、加法器46、寄存器47、减法器48、累加器81及乘法器82。

在多路复用器42中，输入有信号S[n：0]及信号S[n：0]的逻辑电平由逻辑反转电路41反转后的信号作为两组被选择信号，并输入有作为信号S[n：0]的最低有效位的信号S[0]作为选择控制信号。并且，多路复用器42基于信号S[0]的逻辑电平，选择信号S[n：0]和信号S[n：0]的逻辑反转信号中的其中一方并输出到计数电路43。需要说明的是，在本实施方式中，多路复用器42在信号S[0]为低电平时，选择信号S[n：0]，在信号S[0]为高电平时，选择信号S[n：0]的逻辑反转信号。

计数电路43对从多路复用器42输出的n+1位的信号中包含的低电平的位数或高电平的位数进行种群计数，生成具有0到n+1中的某个值的信号，并输出至加法器46。需要说明的是，在本实施方式中，计数电路43对高电平的位数进行种群计数。

在代码转换器44中，输入有信号Q[m：0]。代码转换器44将信号Q[m：0]转换为与状态过渡部10A的内部状态的编号对应的数值的信号。例如，在前面图4及图5所示的例子中，代码转换器44将具有“000”、“001”、“011”、“010”、“011”、“110”、“111”、“101”、“100”的各值的信号q[2:0]分别转换为具有0、1、2、3、4、5、6、7的值的信号。

乘法器45将从代码转换器44输出的信号乘以n+2。其中，n+2相当于在信号q[m：0]的值被更新的间隔中状态过渡部10A的内部状态的状态过渡次数。例如，当n＝2时，如图4及图5所示，因为在信号q[m：0]的值被更新的间隔中状态过渡部10A的内部状态的状态过渡次数是8，所以乘法器45将从代码转换器44输出的信号乘以8。

加法器46将从计数电路43输出的信号的值与从乘法器45输出的信号的值相加。加法器46输出的信号C0的值相当于在从产生触发信号TRG的上升沿或下降沿起到过渡状态获取部20A获取信号D[n：0]为止的期间状态过渡部10A的内部状态过渡的次数。

寄存器47由多个D触发器构成，与时钟信号CLK的上升沿同步地取入从加法器46输出的信号C0并保持。

减法器48从由加法器46输出的信号C0的值中减去寄存器47保持的信号的值。其中，从减法器48输出的信号C1的值相当于在时钟信号CLK的最近一个周期的时间内状态过渡部10A的内部状态过渡的次数。

累加器81与时钟信号CLK的上升沿同步地对常数值a进行累加。因此，累加器81输出具有对时钟信号CLK的上升沿进行计数后得到的值的a倍的值的权重系数信号WC。权重系数信号WC的值随触发信号TRG的上升沿或下降沿产生后的经过时间，单调增加或单调减少。具体而言，如果常数值a是正数，则权重系数信号WC的值随经过时间单调增加，如果常数值a是负数，则权重系数信号WC的值随经过时间单调减少。

乘法器82将信号C1的值与权重系数信号WC的值相乘，计算出计数值CNT。计数值CNT从计数部40输出。

需要说明的是，在图10中，省略了图示及说明，但是当状态过渡部10A的状态过渡次数达到上限值时、和/或状态过渡部10A的状态过渡停止时等，寄存器47及累加器81中也可以输入将保持的值初始化为0的复位信号。

其中，在时钟信号CLK的最近一个周期的时间内状态过渡部10A的内部状态过渡的次数是“状态过渡次数”的一例。需要说明的是，在本实施方式中，通过将在时钟信号CLK的最近一个周期的时间内状态过渡部10A的内部状态过渡的次数与权重系数信号WC的值相乘来计算出计数值CNT，但也可以通过将在从时间数字转换器100中输入了触发信号TRG起到过渡状态获取部20A获取状态信号为止的期间内状态过渡部10A的内部状态过渡的次数与权重系数信号WC的值相乘来计算出计数值CNT。即，该过渡次数也是“状态过渡次数”的一例。

图11是示出计数值保持部50及累加部60的构成例的图。如图11所示，计数值保持部50包括由多个D触发器构成的寄存器51。寄存器51与时钟信号CLK的上升沿同步地获取从计数部40输出的计数值CNT，并作为计数值DCNT保持。

累加部60包括加法器61、由多个D触发器构成的寄存器62。加法器61将寄存器51保持的计数值DCNT和从寄存器62输出的值相加。寄存器62与时钟信号CLK的上升沿同步地取入从加法器61输出的值并作为时间数字值TD保持。

需要说明的是，虽然在图11中省略了图示，但也可以在寄存器51及寄存器62中分别输入将保持的值初始化为0的复位信号。由此，时间数字值TD也被初始化为0。

在本实施方式中，时钟信号CLK的时间事件与触发信号TRG的时间事件被独立地设定。即，时钟信号CLK的时间事件和触发信号TRG的时间事件是不同步的。并且，时间数字值TD与用作基准的时钟信号CLK的时间事件和触发信号TRG的时间事件之间的相位差PD对应。例如，时间数字值TD或者时间数字值TDX被用作针对以时钟信号CLK的时间事件为基准的触发信号TRG的时间事件的时间戳。

2-1-3.时钟信号与触发信号的相位差与时间数字值的关系

图12是示出时钟信号CLK的时间事件与触发信号TRG的时间事件的相位差PD与时间数字值TD的关系的图。图12中还示出了信号C0的值、C1的值、权重系数信号WC的值、计数值CNT及计数值DCNT。另外，在图12的例子中，状态过渡部10A的状态过渡次数的上限值是64，常数值a是1。另外，T是时钟信号CLK的一个周期的时间。

如图12所示，每当产生时钟信号CLK的时间事件时，基于信号C0、信号C1及权重系数信号WC生成计数值CNT，将保持有计数值CNT的计数值DCNT累加，从而时间数字值TD增加。在将作为基准的时钟信号CLK的时间事件作为第0个上升沿时，当相位差PD是T×1.5时，在第十个上升沿，表示产生触发信号TRG的时间事件后的状态过渡部10A的状态过渡次数的信号C0的值达到了上限值64。并且，在时钟信号CLK的第十二个上升沿以后，时间数字值TD变为377。

另外，当相位差PD是T×1.7时，在时钟信号CLK的第十个上升沿，信号C0的值达到上限值64，在时钟信号CLK的第十二个上升沿以后，时间数字值TD变为391。

另外，当相位差PD是T×2.7时，在时钟信号CLK的第十一个上升沿，信号C0的值达到上限值64，在时钟信号CLK的第十三个上升沿以后，时间数字值TD变为455。

另外，当相位差PD是T×3.7时，在时钟信号CLK的第十二个上升沿，信号C0的值达到上限值64，在时钟信号CLK的第十四个上升沿以后，时间数字值TD变为519。

图13是示出图12中相位差PD与在状态过渡部10A的状态过渡次数达到上限值后的时间数字值TD的关系的图。如图13所示，当相位差PD是T×1.5、T×1.7、T×2.7、T×3.7时的时间数字值TD分别是377、391、455、519，时间数字值TD的差分值ΔTD分别是+14、+64、+64。在图12的例子中，由于常数值a是正数，所以随着时间的经过，权重系数信号WC的值将变大。并且，由于相位差PD越大，则状态过渡部10A的状态过渡次数达到上限值64的时间越迟，所以当相位差PD增加时钟信号CLK的一个周期的时间T后，时间数字值TD增加状态过渡次数的上限值64。

2-1-4.作用效果

在上面说明的第一实施方式的时间数字转换器100中，如上所述，在延迟电路1A中，由于状态过渡部10A的状态过渡前后的状态信息的汉明距离是1，所以过渡状态获取部20A能够锁存与状态过渡前后的两个状态的其中之一对应的状态信号，因此降低了获取错误的状态信息的可能性。因此，根据第一实施方式的时间数字转换器100，能够高精度地计算出时间数字值TD。

另外，在第一实施方式的时间数字转换器100中，每当产生触发信号TRG的时间事件时，在运算部30中，计数部40、计数值保持部50及累加部60不复位就能够无死区时间地动作，因此发挥了基于Δ∑调制的较高的噪声整形效应。因此，根据第一实施方式的时间数字转换器100，在状态过渡部10A中，由于延迟元件18-0～18-n的延迟时间的偏差等而产生的噪声分量通过噪声整形效应移位到高频侧，因此能够计算出S/N比较高的时间数字值TD。

另外，在第一实施方式的时间数字转换器100中，如上所述，在延迟电路1A中，由于从状态过渡部10A的内部状态从任意的第一内部状态过渡到第二内部状态起到再次过渡到第一内部状态为止的时间比更新过渡状态获取部20A保持的状态信息的时间的间隔长，所以过渡状态获取部20A能够在状态过渡部10A的状态过渡循环一遍之前获取与过渡状态对应的状态信息。因此，根据第一实施方式的时间数字转换器100，运算部30不需要确定从过渡状态获取部20A获取状态信息起到获取下一个状态信息为止的期间内状态过渡部10A的内部状态循环一遍的次数，能够简化运算部30的处理。

另外，在第一实施方式的时间数字转换器100中，如上所述，由于延迟电路1A具备输出构成状态信号的一部分的信号q[m：0]的同步过渡部17，所以即使从多级延迟线16输出的信号D[n：0]为相同的值，如果信号q[m：0]的值不同，则可以作为不同的内部状态来处理。因此，根据第一实施方式的时间数字转换器100，由于能够在不增加构成多级延迟线16的延迟元件18-0～18-n的数量的前提下增加状态过渡部10A的内部状态的数量，所以能够减小延迟电路1A的尺寸。

2-2.第二实施方式

图14是示出第二实施方式的时间数字转换器100的构成例的框图。如图14所示，第二实施方式的时间数字转换器100具备延迟电路1B和运算部30。延迟电路1B包括图6所示的状态过渡部10B及过渡状态获取部20B。在时间数字转换器100中,输入有触发信号TRG和时钟信号CLK。触发信号TRG被供给到状态过渡部10B，时钟信号CLK被供给到过渡状态获取部20B及运算部30。并且，时间数字转换器100生成与时钟信号CLK的时间事件和触发信号TRG的时间事件之间的相位差对应的时间数字值TD。

如上所述，状态过渡部10B基于触发信号TRG开始内部状态过渡的状态过渡，并输出由信号q[m：0]和信号D[n：0]构成的状态信号作为表示内部状态的状态信息。另外，过渡状态获取部20B基于时钟信号CLK，获取并保持状态过渡部10B输出的由信号q[m：0]和信号D[n：0]构成的状态信号，并输出由信号Q[m：0]和信号S[n：0]构成的状态信号。

在运算部30中,输入从过渡状态获取部20B输出的由信号Q[m：0]和信号S[n：0]构成的状态信号。并且，运算部30基于信号Q[m：0]和信号S[n：0]，计算出对应于状态过渡部10B中的内部状态的过渡次数的时间数字值TD。然而，在第二实施方式的时间数字转换器100中，与第一实施方式的时间数字转换器100不同，在从向状态过渡部10B输入了触发信号TRG起到过渡状态获取部20B锁存状态信号为止的期间，当状态过渡部10B的内部状态过渡的次数超过阈值TH时，运算部30将该次数作为阈值TH计算出时间数字值TD。

具体而言，在运算部30中，计数值保持部50、累加部60及转换部70的构成与第一实施方式的时间数字转换器100相同，但计数部40的构成与第一实施方式的时间数字转换器100不同。

图15是示出计数部40的构成例的图。计数部40具有逻辑反转电路41、多路复用器42、计数电路43、加法器46、代码转换器44、乘法器45、加法器46、寄存器47、减法器48、累加器81、乘法器82及虚拟化部83。

逻辑反转电路41、多路复用器42、计数电路43、加法器46、代码转换器44、乘法器45、加法器46、寄存器47、减法器48及累加器81的功能已在图10中说明，因此省略其说明。

虚拟化部83输入有从减法器48输出的信号C1。如上所述，从减法器48输出的信号C1的值相当于在时钟信号CLK的最近一个周期的时间内状态过渡部10B的内部状态过渡的次数。虚拟化部83通过与时钟信号CLK同步地累加信号C1的值，计算出产生触发信号TRG的上升沿或下降沿后过渡状态获取部20B的内部状态过渡的次数。并且，当计算出的次数未超过阈值TH时，虚拟化部83将加法器46输出的信号C0直接虚拟化为信号C0'，并输出相当于信号C0'的差分的信号C2。此时，信号C1和信号C2的值相等。

当计算出的次数超过阈值TH时，虚拟化部83将信号C0虚拟化为置换为阈值TH后的信号C0'，并输出相当于信号C0'的差分的信号C2。其中，如上所述，信号C0的值相当于从产生触发信号TRG的上升沿或下降沿起到过渡状态获取部20A获取信号D[n：0]为止的期间内状态过渡部10B的内部状态过渡的次数。

乘法器82将从虚拟化部83输出的信号C2的值与从累加器81输出的权重系数信号WC的值相乘，计算出计数值CNT。计数值CNT从计数部40输出。

需要说明的是，在图15中，省略了图示及说明，但是当状态过渡部10B的状态过渡次数达到上限值时、和/或状态过渡部10B的状态过渡停止时等，寄存器47及累加器81中也可以输入将保持的值初始化为0的复位信号。

其中，在本实施方式中，与第一实施方式相同，在时钟信号CLK的最近一个周期的时间内状态过渡部10B的内部状态过渡的次数是“状态过渡次数”的一例。另外，在本实施方式中，也可以通过将向从时间数字转换器100输入了触发信号TRG起到过渡状态获取部20B获取状态信号为止的期间内状态过渡部10B的内部状态过渡的次数与权重系数信号WC的值相乘，计算出计数值CNT。即，该过渡次数也是“状态过渡次数”的一例。

图16是示出时钟信号CLK的时间事件与触发信号TRG的时间事件的相位差PD与时间数字值TD的关系的图。图16中还示出了信号C0的值、C1的值、C0'的值、C2的值、权重系数信号WC的值、计数值CNT及计数值DCNT。另外，在图16的例子中，阈值TH是64，常数值a是1。另外，T是时钟信号CLK的一个周期的时间。

如图16所示，每当产生时钟信号CLK的时间事件时，基于信号C0及信号C1，生成信号C0'及信号C2。进一步，基于信号C2及权重系数信号WC生成计数值CNT，将保持有计数值CNT的计数值DCNT累加，从而时间数字值TD增加。在将作为基准的时钟信号CLK的时间事件作为第0个上升沿时，当相位差PD是T×1.5时，在第十个上升沿以后，表示产生触发信号TRG的时间事件后的状态过渡部10B的状态过渡次数的信号C0的值超过了阈值TH即64。因此，在时钟信号CLK的第十个上升沿以后，信号C0'是64，在时钟信号CLK的第十一个上升沿以后，信号C2是0。并且，在时钟信号CLK的第十二个上升沿以后，时间数字值TD变为377。

另外，当相位差PD是T×1.7时，在时钟信号CLK的第十个上升沿以后，由于信号C0的值超过了阈值TH即64，所以信号C0'是64，在时钟信号CLK的第十一个上升沿以后，信号C2是0。并且，在时钟信号CLK的第十二个上升沿以后，时间数字值TD变为391。

另外，当相位差PD是T×2.7时，在时钟信号CLK的第十一个上升沿以后，由于信号C0的值超过了阈值TH即64，所以信号C0'是64，在时钟信号CLK的第十二个上升沿以后，信号C2是0。并且，在时钟信号CLK的第十三个上升沿以后，时间数字值TD变为455。

另外，当相位差PD是T×3.7时，在时钟信号CLK的第十二个上升沿以后，由于信号C0的值超过了阈值TH即64，所以信号C0'是64，在时钟信号CLK的第十三个上升沿以后，信号C2是0。并且，在时钟信号CLK的第十四个上升沿以后，时间数字值TD变为519。

比较图16和图12可知，当相位差PD是T×1.5、T×1.7、T×2.7、T×3.7的其中之一时，时间数字值TD均相同。因此，即使在第二实施方式的时间数字转换器100中，如图13所示，时间数字值TD的差分值ΔTD也分别是+14、+64、+64，当相位差PD增加时钟信号CLK的一个周期的时间T时，时间数字值TD增加阈值TH即64。

在上面说明的第二实施方式的时间数字转换器100中，如上所述，在延迟电路1B中，由于状态过渡部10B的状态过渡前后的状态信息的汉明距离是1，所以过渡状态获取部20B能够锁存与状态过渡前后的两个状态的其中之一对应的状态信号，因此降低了获取错误的状态信息的可能性。因此，根据第二实施方式的时间数字转换器100，能够高精度地计算出时间数字值TD。

另外，在第二实施方式的时间数字转换器100中，每当产生触发信号TRG的时间事件时，在运算部30中，计数部40、计数值保持部50及累加部60不复位就能够无死区时间地动作，因此发挥了基于Δ∑调制的较高的噪声整形效应。因此，根据第二实施方式的时间数字转换器100，在状态过渡部10B中，由于延迟元件18-0～18-n的延迟时间的偏差等而产生的噪声分量通过噪声整形效应移位到高频侧，因此能够计算出S/N比较高的时间数字值TD。

另外，在第二实施方式的时间数字转换器100中，如上所述，在延迟电路1B中，由于从状态过渡部10B的内部状态从任意的第一内部状态过渡到第二内部状态起到再次过渡到第一内部状态为止的时间比更新过渡状态获取部20B保持的状态信息的时间的间隔长，所以过渡状态获取部20B能够在状态过渡部10B的状态过渡循环一遍之前获取与过渡状态对应的状态信息。因此，根据第二实施方式的时间数字转换器100，运算部30不需要确定从过渡状态获取部20B获取状态信息起到获取下一个状态信息为止的期间内状态过渡部10B的内部状态循环一遍的次数，能够简化运算部30的处理。

另外，在第二实施方式的时间数字转换器100中，如上所述，由于延迟电路1B具备输出构成状态信号的一部分的信号q[m：0]的同步过渡部17，所以即使从多级延迟线16输出的信号D[n：0]为相同的值，如果信号q[m：0]的值不同，则可以作为不同的内部状态来处理。因此，根据第二实施方式的时间数字转换器100，由于能够在不增加构成多级延迟线16的延迟元件18-0～18-n的数量的前提下增加状态过渡部10B的内部状态的数量，所以能够减小延迟电路1B的尺寸。

进而，在第二实施方式的时间数字转换器100中，如上所述，与在延迟电路1A中状态过渡部10A的状态过渡次数达到上限值后停止状态过渡的第一实施方式的时间数字转换器100不同，在延迟电路1B中，由于状态过渡部10B进行状态过渡的时间由触发信号保持部19与状态过渡次数无关地生成的使能信号EN规定，所以能够简化用于停止状态过渡的电路。

图17是为了评价第二实施方式的时间数字转换器100的效果而示出测试的构成的图。该测试的构成使用两个时间数字转换器100。在两个时间数字转换器100中，输入有公共的时钟信号CLK。另外，在一方的时间数字转换器100中，输入有从脉冲发生器300输出的触发信号TRG1，在另一方的时间数字转换器100中，输入有触发信号TRG1通过延迟元件310后延迟的触发信号TRG2。并且，一方的时间数字转换器100输出与时钟信号CLK的时间事件和触发信号TRG1的时间事件之间的相位差对应的时间数字值TDa，另一方的时间数字转换器100输出与时钟信号CLK的时间事件和触发信号TRG2的时间事件之间的相位差对应的时间数字值TDb。

图18是示出时间数字值TDa与时间数字值TDb的关系的图。设时钟信号CLK的频率为310MHz、状态过渡部10B中的时钟信号CK的频率为2.5GHz±0.5％、内部状态循环一遍所需的过渡次数为64、虚拟化部83的阈值TH为1024，将触发信号TRG1、TRG2分别逻辑反转32768次，测量32768次时钟信号CLK的256个周期的期间内的时间数字值TDa、TDb。在本实施方式中，状态过渡部10B的状态过渡的次数实际上约为1500次，但假设在状态过渡1024次后停止并计算出时间数字值TDa、TDb。如图18所示，时间数字值TDb和时间数字值TDa按斜率为1的直线状分布，时间数字值TDb与时间数字值TDa的差分是对应于延迟元件310的延迟时间的值。像这样，根据第二实施方式的时间数字转换器100，是用时间对状态过渡部10B的状态过渡次数的差分加权并累加从而生成时间数字值TD的加权Δ∑计数值累加型时间数字转换器，通过Δ∑调制发挥了较高的噪声整形效应，得到了具有较高的S/N比的时间数字值TD。

需要说明的是，当使用图17所示的测试的构成评价第一实施方式的时间数字转换器100的效果时，理论上时间数字值TDa与时间数字值TDb的关系也如图18所示。

2-3.第三实施方式

图19是示出第三实施方式的时间数字转换器100的构成例的框图。如图19所示，第三实施方式的时间数字转换器100具备延迟电路1A或延迟电路1B和运算部30。延迟电路1A包括图1所示的状态过渡部10B及过渡状态获取部20B。另外，延迟电路1B包括图6所示的状态过渡部10B及过渡状态获取部20B。

在时间数字转换器100中，输入有n个触发信号TRG1～TRGn和时钟信号CLK。n是2以上的整数。需要说明的是，触发信号TRG1～TRGn的各时间事件按照该顺序以大于或等于预定时间的间隔到来。

状态过渡部10A或10B基于触发信号TRG1～TRGn的各触发信号开始状态过渡，并输出由信号q[m：0]和信号D[n：0]构成的状态信号。

过渡状态获取部20A或过渡状态获取部20B与时钟信号CLK的时间事件同步地依次锁存并保持由信号q[m：0]和信号D[n：0]构成的各个状态信号，并输出由信号Q[m：0]和信号S[n：0]构成的状态信号。由信号Q[m：0]和信号S[n：0]构成的各个状态信号被输入到运算部30。

运算部30基于由信号Q[m：0]和信号S[n：0]构成的各个状态信号运算出状态过渡次数，基于时间经过对状态过渡次数加权，并对加权后的状态过渡次数进行累加，由此计算出n个时间数字值TD1～TDn。并且，运算部30分别计算出时间数字值TD1～TDn中的任意两个的差分即m个时间数字值TDY1～TDYm。m是1以上的整数。

图20是示出运算部30的构成例的图。如图9所示，运算部30具有计数部40、计数值保持部50、累加部60及时间数字值生成部80。

在触发信号TRGi的时间事件到达后，计数部40输出与触发信号TRGi对应的计数值CNT。i是1以上且n以下的任意的整数。在计数部40输出与触发信号TRGi对应的计数值CNT后，保持于计数部40的计数值CNT被初始化为0。并且，伴随着触发信号TRGi+1的时间事件的到来，计数部40输出与触发信号TRGi+1对应的计数值CNT。

计数值保持部50与时钟信号CLK同步地逐一取入从计数部40依次输出的n个计数值CNT，并作为计数值DCNT保持。

累加部60通过将与时钟信号CLK同步地对计数值保持部50中依次保持的n个计数值DCNT的每一个逐一累加，依次生成与时钟信号CLK的时间事件和触发信号TRG1～TRGn的各自的时间事件之间的相位差对应的n个时间数字值TD。需要说明的是，计数值保持部50及累加部60例如通过被输入图中没示出的复位信号等而被初始化。

时间数字值生成部80与时钟信号CLK同步地基于与触发信号TRG1～TRGn对应的n个时间数字值TD，生成与触发信号TRG1～TRGn中的至少两个的时间事件的时间间隔对应的时间数字值TDY1～TDYm。m为1以上的整数。换言之，时间数字转换器100基于与触发信号TRG1～TRGn中的任意一个的时间事件对应的时间数字值TD和与触发信号TRG1～TRGn中的不同的任意一个的时间事件对应的时间数字值TD的差分，生成与两个时间事件的时间间隔对应的时间数字值TDY。

例如，m＝n-1，时间数字值TDYi可以是与触发信号TRGi+1对应的时间数字值TD和与触发信号TRGi对应的时间数字值TD之间的差分。

另外，时间数字值生成部80可以对时间数字值TDY1～TDYm进行预定的缩放后输出，也可以按照预定的转换式或者表信息将时间数字值TDY1～TDYm转换后输出。

需要说明的是，触发信号TRG1～TRGn中的任意一个触发信号TRGj是“第一触发信号”的一例，触发信号TRG1～TRGn中的其他的任意一个触发信号TRGk是“第二触发信号”的一例。另外，根据触发信号TRGj从状态过渡部10A或状态过渡部10B输出的状态信号是“第一状态信息”的一例，根据触发信号TRGk从状态过渡部10A或状态过渡部10B输出的状态信号是“第二状态信息”的一例。另外，根据触发信号TRGj从累加部60输出的时间数字值TD是“第一时间数字值”的一例，根据触发信号TRGk从累加部60输出的时间数字值TD是“第二时间数字值”的一例。

在本实施方式中，时钟信号CLK的时间事件与触发信号TRG1～TRGn的时间事件被独立地设定。即，时钟信号CLK的时间事件和触发信号TRG1～TRGn的时间事件是不同步的。并且，时间数字值TDY1～TDYm分别与触发信号TRG1～TRGn中的任意两个的时间事件的相位差对应。例如，时间数字值TDY1～TDYm被用作针对触发信号TRG1～TRGn中的任意两个的时间事件的时间间隔的时间戳。

根据上面说明的第三实施方式的时间数字转换器100，可以起到与第一实施方式的时间数字转换器100或第二实施方式的时间数字转换器100相同的效果。另外，根据第三实施方式的时间数字转换器100，对于触发信号TRG1～TRGn，共用计数部40、计数值保持部50及累加部60来生成时间数字值TDY1～TDYm，所以可以实现小型化。

3.A/D转换电路

3-1.第一实施方式

图21是示出第一实施方式的A/D转换电路200的构成的图。如图21所示，第一实施方式的A/D转换电路200包括基准波形信号生成电路102、比较器103及时间数字转换器100。并且，A/D转换电路200将输入的模拟信号AIN转换为数字信号DOUT并输出。

基准波形信号生成电路102基于时钟信号CLK生成基准波形信号REF。基准波形信号REF是电压以与时钟信号CLK相同的周期发生改变的信号，例如，可以是三角波信号、斜坡波信号、正弦波信号、余弦波信号等。另外，基准波形信号生成电路102也可以基于对时钟信号CLK进行分频后得到的信号来生成基准波形信号REF。此时，基准波形信号REF也可以是电压以对时钟信号CLK进行分频后得到的周期发生改变的信号。通过基于对时钟信号CLK进行分频后得到的信号生成基准波形信号REF，并抑制生成时刻的波动，时间数字转换器100中的计时精度提高，其结果是，A/D转换的精度及分辨率提高。

比较器103对模拟信号AIN的电压和基准波形信号生成电路102生成的基准波形信号REF的电压进行比较并输出触发信号TRG。

如上所述，时间数字转换器100计算出时钟信号CLK的时间事件与触发信号TRG的时间事件的相位差，即，与时钟信号CLK的时间事件和触发信号TRG的时间事件之间的时间间隔对应的时间数字值TD。

并且，A/D转换电路200输出基于时间数字值TD的数字信号DOUT。例如，A/D转换电路200可以输出为具有时间数字值TD的数字信号DOUT，也可以将时间数字值TD转换为具有相对于模拟信号AIN的电压发生线性改变的值的数字信号DOUT后输出。

图22是示出第一实施方式的A/D转换电路200中的各种信号的波形的一例的图。在图22的例子中，基准波形信号REF是在时钟信号CLK的上升沿变为最小电压、在时钟信号CLK的下降沿变为最大电压的三角波信号。另外，如果模拟信号AIN的电压比基准波形信号REF的电压高，则触发信号TRG变为高电平，如果模拟信号AIN的电压比基准波形信号REF的电压低，则触发信号TRG变为低电平。

在图22的例子中，模拟信号AIN的电压值是Va、Vb、Vc时的时钟信号CLK的上升沿与触发信号TRG的上升沿的时间间隔分别是ta、tb、tc。并且，对于Va<Vb<Vc，ta<tb<tc，时钟信号CLK的上升沿与触发信号TRG的上升沿的时间间隔相对于模拟信号AIN的电压发生线性改变。因此，A/D转换电路200能够输出为具有与ta、tb、tc对应的时间数字值TD的数字信号DOUT。

根据第一实施方式的A/D转换电路200，通过使用时间数字转换器100，能够实现高精度、高分辨率、高速处理、低功耗、小型化等。

3-2.第二实施方式

图23是示出第二实施方式的A/D转换电路200的构成的图。如图23所示，第二实施方式的A/D转换电路200包括采样保持电路101、基准波形信号生成电路102、比较器103及时间数字转换器100，并将输入的模拟信号AIN转换为数字信号DOUT并输出。

采样保持电路101与时钟信号CLK同步地对模拟信号AIN的电压进行采样并保持。

基准波形信号生成电路102基于时钟信号CLK生成基准波形信号REF。基准波形信号REF是电压以与时钟信号CLK相同的周期发生改变的信号，例如，可以是三角波信号、斜坡波信号、正弦波信号、余弦波信号等。另外，基准波形信号生成电路102也可以基于对时钟信号CLK进行分频后得到的信号来生成基准波形信号REF。此时，基准波形信号REF也可以是电压以对时钟信号CLK进行分频后得到的周期发生改变的信号。通过基于对时钟信号CLK进行分频后得到的信号生成基准波形信号REF，并抑制生成时刻的波动，时间数字转换器100中的计时精度提高，其结果是，A/D转换的精度及分辨率提高。

比较器103对采样保持电路101保持的电压VH和基准波形信号生成电路102生成的基准波形信号REF的电压进行比较并输出触发信号TRG。

如上所述，时间数字转换器100计算出时钟信号CLK的时间事件与触发信号TRG的时间事件的相位差，即，与时钟信号CLK的时间事件和触发信号TRG的时间事件之间的时间间隔对应的时间数字值TD。

并且，A/D转换电路200输出基于时间数字值TD的数字信号DOUT。例如，A/D转换电路200可以输出为具有时间数字值TD的数字信号DOUT，也可以将时间数字值TD转换为具有相对于模拟信号AIN的电压发生线性改变的值的数字信号DOUT后输出。

图24是示出第二实施方式的A/D转换电路200中的各种信号的波形的一例的图。在图24的例子中，在时钟信号CLK的每个上升沿对模拟信号AIN的电压进行采样并保持。另外，基准波形信号REF是在时钟信号CLK的上升沿变为最小电压、在时钟信号CLK的下降沿变为最大电压的三角波信号。另外，如果电压VH比基准波形信号REF的电压高，则触发信号TRG变为高电平，如果电压VH比基准波形信号REF的电压低，则触发信号TRG变为低电平。

在图24的例子中，当保持着模拟信号AIN的电压的电压VH的值是Va、Vb、Vc时，时钟信号CLK的上升沿与触发信号TRG的上升沿的时间间隔分别是ta、tb、tc。并且，对于Va<Vb<Vc，ta<tb<tc，时钟信号CLK的上升沿与触发信号TRG的上升沿的时间间隔相对于模拟信号AIN的电压发生线性改变。因此，A/D转换电路200能够输出为具有与ta、tb、tc对应的时间数字值TD的数字信号DOUT。

根据第二实施方式的A/D转换电路200，通过使用时间数字转换器100，能够实现高精度、高分辨率、高速处理、低功耗、小型化等。另外，根据第二实施方式的A/D转换电路200，通过采样保持电路101将采样时刻保持为恒定，因此能够减少A/D转换时刻的波动。

本发明不限于本实施方式，在本发明的要旨的范围内可以进行各种的变形实施。

上述的实施方式及变形例仅是一例，并不限制于此。例如，也可以对各实施方式及各变形例进行适当组合。

本发明包括与实施方式中说明的构成实质上相同的构成(例如，功能、方法及结果相同的构成、或者目的及效果相同的构成)。另外，本发明包括对实施方式中说明的构成的非本质部分进行了置换的构成。另外，本发明包括能够起到与实施方式中说明的构成相同的作用效果的构成或达到相同目的的构成。另外，本发明包括在实施方式中说明的构成中附加了公知技术的构成。

Claims (6)

1.一种延迟电路，其特征在于，具备：

状态过渡部，基于触发信号开始内部状态过渡的状态过渡，并输出表示所述内部状态的状态信息；以及

过渡状态获取部，基于锁存信号锁存并保持所述状态信息，

所述状态过渡部具有：

连接有多个延迟元件而得的多级延迟线；

逻辑电路，基于第一信号和第二信号生成第三信号；以及

同步过渡部，计数所述第三信号的边沿，

所述第一信号是基于所述触发信号的信号，

所述第二信号是从所述多个延迟元件输出的信号中的任一个，

所述状态信息由从所述同步过渡部输出的信号和从所述多级延迟线输出的信号构成，

所述状态过渡前后的所述状态信息的汉明距离是1，

从所述内部状态从第一内部状态过渡为第二内部状态起到再次过渡为第一内部状态为止的时间比更新所述过渡状态获取部保持的所述状态信息的时间的间隔长。

2.一种时间数字转换器，其特征在于，具备：

权利要求1所述的延迟电路；以及

运算部，基于所述状态信息运算出所述状态过渡部的状态过渡次数，基于时间经过对所述状态过渡次数加权，并对加权后的所述状态过渡次数进行累加，从而计算出时间数字值。

3.根据权利要求2所述的时间数字转换器，其特征在于，

在从所述触发信号输入到所述状态过渡部起到所述过渡状态获取部锁存所述状态信息为止的期间内，当所述状态过渡部的所述内部状态过渡的次数超过阈值时，所述运算部将该次数作为阈值来计算所述时间数字值。

4.根据权利要求2或3所述的时间数字转换器，其特征在于，

将所述触发信号作为第一触发信号，

将所述状态信息作为第一状态信息，

将所述时间数字值作为第一时间数字值，

所述状态过渡部基于第二触发信号开始所述状态过渡，并输出表示所述内部状态的第二状态信息，

所述过渡状态获取部锁存并保持所述第二状态信息，

所述运算部基于所述第二状态信息运算出所述状态过渡部的状态过渡次数，基于时间经过对所述状态过渡次数加权，并对加权后的所述状态过渡次数进行累加，从而计算出第二时间数字值，

并且计算出所述第一时间数字值与所述第二时间数字值的差分。

5.一种A/D转换电路，其特征在于，将输入的模拟信号转换为数字信号并输出，所述A/D转换电路具备：

权利要求2至4中的任一项所述的时间数字转换器；

基准波形信号生成电路，基于所述锁存信号生成基准波形信号；以及

比较器，对所述模拟信号的电压和所述基准波形信号的电压进行比较并输出所述触发信号，

所述A/D转换电路输出基于所述时间数字转换器计算出的所述时间数字值的所述数字信号。

6.一种A/D转换电路，其特征在于，将输入的模拟信号转换为数字信号并输出，所述A/D转换电路具备：

权利要求2至4中的任一项所述的时间数字转换器；

采样保持电路，对所述模拟信号的电压进行采样并保持；

基准波形信号生成电路，基于所述锁存信号生成基准波形信号；以及

比较器，对所述采样保持电路保持的电压和所述基准波形信号的电压进行比较并输出所述触发信号，

所述A/D转换电路输出基于所述时间数字转换器计算出的所述时间数字值的所述数字信号。

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