CN209045572U - 薄膜晶体管、像素结构、显示基板、显示面板和显示装置 - Google Patents
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Abstract
本实用新型公开了一种薄膜晶体管,包括:栅极、有源层、第一极和第二极;所述第一极包括:第一连接部和至少两个第一导电部,所述第一导电部沿第一方向延伸,全部所述第一导电部沿第二方向排布,所述第一导电部的第一端与所述连接部电连接,相邻的两个所述第一导电部和所述第一连接部围成一个第一U型开口;所述第二极包括:至少一个第二导电部,所述第二导电部沿第一方向延伸,所述第二导电部的第一端伸入至所述第一U型开口内,所述第二导电部的第一端与所述第一U型开口的底部之间的区域为第一区;所述有源层上位于所述第一区的部分,其内设置有贯穿所述有源层的第一开孔。本公开还提供了一种像素结构、显示基板、显示面板和显示装置。
Description
技术领域
本实用新型涉及显示技术领域,特别涉及一种薄膜晶体管、像素结构、显示基板、显示面板和显示装置。
背景技术
薄膜晶体管(Thin Film Transistor)是显示面板上的核心器件,薄膜晶体管的工作性能直接影响显示面板的显示性能。TFT由栅极、有源层、源极和漏极构成;在现有的薄膜晶体管中,往往将源极设计为U型,漏极设计为条状,条状漏极伸入至源极的U型开口内,以增大薄膜晶体管的导电沟道的宽长比,从而能提升薄膜晶体管的导通电流,以缩短对像素电极的充电时间。
然而,在实际应用中发现,当薄膜晶体管导通时,在U型开口内,由于漏极位于U型开口内的端部对应较大范围的源极区域(U型开口的整个底部),因此漏极位于U型开口内的端部处电流较大,有源层上对应于该端部的区域会产生明显的发热现象,影响薄膜晶体管的正常使用。
实用新型内容
本实用新型旨在至少解决现有技术中存在的技术问题之一,提出了一种薄膜晶体管、像素结构、显示基板、显示面板和显示装置。
第一方面,本公开实施例提供了一种薄膜晶体管,包括:栅极、有源层、第一极和第二极;
所述第一极包括:第一连接部和至少两个第一导电部,所述第一导电部沿第一方向延伸,全部所述第一导电部沿第二方向排布,所述第一导电部的第一端与所述连接部电连接,相邻的两个所述第一导电部和所述第一连接部围成一个第一U型开口;
所述第二极包括:至少一个第二导电部,所述第二导电部沿第一方向延伸,所述第二导电部的第一端伸入至所述第一U型开口内,所述第二导电部的第一端与所述第一U型开口的底部之间的区域为第一区;
所述有源层上位于所述第一区的部分,其内设置有贯穿所述有源层的第一开孔。
在一些实施例中,所述第二导电部的数量为至少两个,全部所述第二导电部沿第二方向排布,所述第二极还包括:第二连接部,所述第二导电部的第二端与所述第二连接部电连接;
所述第一导电部与所述第二导电部沿所述第二方向交替排布。
在一些实施例中,所述第二连接部与所述第二导电部同层设置。
在一些实施例中,所述第一导电部为条状,所述第二导电部为条状,所述第一导电部与述第二导电部平行设置。
在一些实施例中,相邻的两个所述第二导电部和所述第二连接部围成一个第二U型开口,位于该相邻的两个所述第二导电部之间的第一导电部的第二端伸入至所述第二U型开口内;
在所述第二U型开口内,位于该第二U型开口中的第一导电部的第二端与该第二U型开口的底部之间的区域为第二区;
所述有源层上位于所述第二区的部分,其内设置有贯穿所述有源层的第二开孔。
在一些实施例中,所述第二开孔在所述第二方向上的宽度大于所述第一导电部在所述第二方向上的宽度。
在一些实施例中,所述第一连接部与所述第一导电部同层设置。
在一些实施例中,所述第一开孔在所述第二方向上的宽度大于所述第二导电部在所述第二方向上的宽度。
第二方面,本公开实施例还提供了一种像素结构,包括:薄膜晶体管,所述薄膜晶体管采用上述的薄膜晶体管。
第三方面,本公开实施例还提供了一种显示基板,包括:多个像素结构,所述像素结构采用上述的像素结构。
第四方面,本公开实施例还提供了一种显示面板,包括:显示基板,所述显示基板采用上述的显示基板。
第五方面,本公开实施例还提供了一种显示装置,包括:显示面板,所述显示面板采用上述的显示面板。
附图说明
图1为现有技术中涉及的一种薄膜晶体管的俯视图;
图2为图1所示薄膜晶体管处于导通状态时导电沟道中各区域的载流子运动方向示意图;
图3为图1中A-A’向截面示意图;
图4为本公开实施例提供的一种薄膜晶体管的俯视图;
图5为图4所示薄膜晶体管处于导通状态时导电沟道中各区域的载流子运动方向示意图;
图6为图4中B-B’向截面示意图;
图7为本公开实施例提供的另一种薄膜晶体管的俯视图;
图8a为图7中C-C’向截面示意图;
图8b为图7中D-D’向截面示意图;
图9为本公开实施例提供的又一种薄膜晶体管的俯视图;
图10为图9中E-E’向截面示意图。
具体实施方式
为使本领域的技术人员更好地理解本实用新型的技术方案,下面结合附图对本实用新型提供的薄膜晶体管、像素结构、显示基板、显示面板和显示装置进行详细描述。
在下面描述中,“第一极”和“第二极”中的一者为薄膜晶体管的源极,另一者为薄膜晶体管的漏极。
图1为现有技术中涉及的一种薄膜晶体管的俯视图,图2为图1所示薄膜晶体管处于导通状态时导电沟道中各区域的载流子运动方向示意图,图3为图1中A-A’向截面示意图,如图1~图3所示,薄膜晶体管管包括:第一极1、第二极2、栅极3和有源层4,栅极3和有源层4之间设置有栅绝缘层6,第一极1为U型电极,第二极2为条状电极,第二极2的一端5伸入至U型开口内。当薄膜晶体管处于导通状态时,在U型开口内,第二极2朝向U型开口的底部的一端5对应U型第一极1的整个底部,因此第二极2朝向U型开口的底部的一端5处电流较大,有源层4上位于该端部附近的部分会产生明显的发热现象,从而影响薄膜晶体管的正常使用。
为解决上述技术问题,本公开提供了一种薄膜晶体管,下面将结合附图来对本公开的技术方案进行详细描述。
图4为本公开实施例提供的一种薄膜晶体管的俯视图,图5为图4所示薄膜晶体管处于导通状态时导电沟道中各区域的载流子运动方向示意图,图6为图4中B-B’向截面示意图,如图4至图6所示,该薄膜晶体管包括:第一极1、第二极2、栅极3和有源层4。
其中,第一极1包括:第一连接部102和至少两个第一导电部101,第一导电部101沿第一方向X延伸,全部第一导电部101沿第二方向Y排布,第一导电部101的第一端与连接部电连接,相邻的两个第一导电部101和第一连接部102围成一个第一U型开口。
第二极2包括:至少一个第二导电部201,第二导电部201沿第一方向X延伸,第二导电部201的第一端伸入至第一U型开口内,第二导电部201的第一端与第一U型开口的底部之间的区域为第一区7。
有源层4上位于第一区7的部分,其内设置有贯穿有源层4的第一开孔8。
需要说明的是,图4中所示第一极1包括两个第一导电部101,第二极2包括一个第二导电部201的情况,仅起到示例性作用,其不会对本公开的技术方案产生限制。
参见图5所示,当薄膜晶体管处于导通状态时,由于第一开孔8的存在,第一极1上位于第一U型开口的底部的部分区域不再与第二导电部201的第一端之间形成导电沟道,即第二导电部201的第一端处所对应的导电沟道的宽度减小,此时第二导电部201的第一端处的电流下降,从而能避免该处因电流过大而导致位于其附近的有源层4的温度升高的问题,进而能保证薄膜晶体管的正常工作。
与此同时,对于整个薄膜晶体管而言,第一开孔8的设置不会对该薄膜晶体管的整体导电沟道的宽长比造成实际影响,因此薄膜晶体管的导通电流不会明显变化。
需要说明的是,本公开的技术方案对第一开孔8平行于有源层4的截面的形状不作限定,例如,第一开孔8平行于有源层4的截面形状可以为圆形、椭圆形、矩形等规则或不规则形状。另外,本公开的技术方案对第一区7内所设置的第一开孔8的数量也不作限定,附图中第一区7内设置一个第一开孔8的情况,仅起到示例性作用。
在一些实施例中,可选地,第一导电部101为条状,第二导电部201为条状,第一导电部101与述第二导电部201平行设置。
当然,在本公开中,第一导电部101和第二导电部201的形状不限于条状,第一导电部101和第二导电部201也可以不平行设置。
在一些实施例中,优选地,第一连接部102与第一导电部101同层设置,即第一连接部102和第一导电部101可通过同一次构图工艺形成,从而减少第一极1的制备工艺步骤。
需要说明的是,本公开中的构图工艺是指包括沉积材料薄膜、涂布光刻胶、曝光、显影、刻蚀材料薄膜、剥离光刻胶等工艺。
在一些实施例中,优选地,第一开孔8在第二方向Y上的宽度大于第二导电部201在第二方向Y上的宽度。此时;可尽可能的减小位于第一U型开口中的第二导电部201的第一端处的电流。
图7为本公开实施例提供的另一种薄膜晶体管的俯视图,图8a为图7中C-C’向截面示意图,图8b为图7中D-D’向截面示意图,如图7至图8b所示,与图4中所示不同的是,本实施例中的第二导电部201的数量为至少两个,全部第二导电部201沿第二方向Y排布,第二极2还包括:第二连接部202,第二导电部201的第二端与第二连接部202电连接,第一导电部101与第二导电部201沿第二方向Y交替排布。
需要说明的是,图7中所示第二导电部201的数量为四个,第一导电部101的数量为四个的情况,仅起到示例性作用,其不会对本公开的技术方案产生限制。
上述四个第一导电部101和一个第一连接部102可形成三个第一U型开口,各第一U型开口中均设置有一个第二导电部201;上述四个第二导电部201和一个第二连接部202可形成三个第二U型开口,各第二U型开口中均设置有一个第一导电部101。
通过设置多个第一导电部101和多个第二导电部201,可进一步地增大薄膜晶体管的导电沟道的宽长比,以进一步地增大提升薄膜晶体管的导通电流,缩短对像素电极的充电时间。
与此同时,通过在各第一U型开口中的第一区7内均设置第一开孔8,可使得位于第一U型开口内的各第二导电部201的第一端处的电流下降,从而能避免该处因电流过大而导致位于其附近的有源层4的温度升高的问题,进而能保证薄膜晶体管的正常工作。
由此可见,本实施例的技术方案可在提升薄膜晶体管的导通电流的同时,还能避免有源层4的温度升高。
在一些实施例中,优选地,第二连接部202与第二导电部201同层设置,即第二连接部202和第二导电部201可通过同一次构图工艺形成,从而减少第二极2的制备工艺。
图9为本公开实施例提供的又一种薄膜晶体管的俯视图,图10为图9中E-E’向截面示意图,如图9和图10所示,位于相邻的两个第二导电部201之间的一个第一导电部101的第二端,伸入至由该相邻的两个第二导电部201和第二连接部202所形成的第二U型开口内。在第二U型开口内,位于该第二U型开口中的第一导电部101的第二端与该第二U型开口的底部之间的区域为第二区9。
与图7所示不同的是,本实施例中不仅在第一U型开口中的第一区7内设置第一开孔8,且在各第二U型开口中的第二区9内设置第二开孔10。
需要说明的是,本公开的技术方案对第二开孔10平行于有源层4的截面的形状不作限定,例如,第二开孔10平行于有源层4的截面形状可以为圆形、椭圆形、矩形等规则或不规则形状。另外,本公开的技术方案对第二区9内所设置的第二开孔10的数量也不作限定,附图中第二区9内设置一个第二开孔10的情况,仅起到示例性作用。
对于图9中C-C’向截面示意图可参见图8a中所示,此处不再赘述。
基于前述通过设置第一开孔8以减小位于第一U型开口内的第二导电部201的第一端处的电流的相同原理,在本实施例中,通过在第二U型开口内的第二区9设置第二开孔10,可以减小位于第二U型开口内的第一导电部101的第二端处的电流,从而能避免有源层4上位于第一导电部101的第二端附近的部分产生发热现象,进而能保证薄膜晶体管的正常工作。
在一些实施例中,优选地,第二开孔10在第二方向Y上的宽度大于第一导电部101在第二方向Y上的宽度;此时,可尽可能的减小位于第二U型开口中的第一导电部101的第一端处的电流。
本公开实施例还提供了一种像素结构,该像素结构包括薄膜晶体管,该薄膜晶体管采用上述各实施例所提供的薄膜晶体管,具体内容不再赘述。
本公开实施例还提供了一种显示基板,该显示基板包括多个像素结构,像素结构采用上述实施例所提供的像素结构。
本公开实施例还提供了一种显示面板,该显示面板包括显示基板,该显示基板采用上述实施例所提供的显示面板。
本公开实施例还提供了一种显示装置,该显示装置包括显示面板,该显示面板采用上述实施例所提供的显示面板。
其中,该显示装置具体可以为液晶面板、电子纸、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
可以理解的是,以上实施方式仅仅是为了说明本实用新型的原理而采用的示例性实施方式,然而本实用新型并不局限于此。对于本领域内的普通技术人员而言,在不脱离本实用新型的精神和实质的情况下,可以做出各种变型和改进,这些变型和改进也视为本实用新型的保护范围。
Claims (12)
1.一种薄膜晶体管,其特征在于,包括:栅极、有源层、第一极和第二极;
所述第一极包括:第一连接部和至少两个第一导电部,所述第一导电部沿第一方向延伸,全部所述第一导电部沿第二方向排布,所述第一导电部的第一端与所述连接部电连接,相邻的两个所述第一导电部和所述第一连接部围成一个第一U型开口;
所述第二极包括:至少一个第二导电部,所述第二导电部沿第一方向延伸,所述第二导电部的第一端伸入至所述第一U型开口内,所述第二导电部的第一端与所述第一U型开口的底部之间的区域为第一区;
所述有源层上位于所述第一区的部分,其内设置有贯穿所述有源层的第一开孔。
2.根据权利要求1所述的薄膜晶体管,其特征在于,所述第二导电部的数量为至少两个,全部所述第二导电部沿第二方向排布,所述第二极还包括:第二连接部,所述第二导电部的第二端与所述第二连接部电连接;
所述第一导电部与所述第二导电部沿所述第二方向交替排布。
3.根据权利要求2所述的薄膜晶体管,其特征在于,所述第二连接部与所述第二导电部同层设置。
4.根据权利要求2所述的薄膜晶体管,其特征在于,所述第一导电部为条状,所述第二导电部为条状,所述第一导电部与述第二导电部平行设置。
5.根据权利要求2所述的薄膜晶体管,其特征在于,相邻的两个所述第二导电部和所述第二连接部围成一个第二U型开口,位于该相邻的两个所述第二导电部之间的第一导电部的第二端伸入至所述第二U型开口内;
在所述第二U型开口内,位于该第二U型开口中的第一导电部的第二端与该第二U型开口的底部之间的区域为第二区;
所述有源层上位于所述第二区的部分,其内设置有贯穿所述有源层的第二开孔。
6.根据权利要求5所述的薄膜晶体管,其特征在于,所述第二开孔在所述第二方向上的宽度大于所述第一导电部在所述第二方向上的宽度。
7.根据权利要求1所述的薄膜晶体管,其特征在于,所述第一连接部与所述第一导电部同层设置。
8.根据权利要求1~7中任一所述的薄膜晶体管,其特征在于,所述第一开孔在所述第二方向上的宽度大于所述第二导电部在所述第二方向上的宽度。
9.一种像素结构,包括:薄膜晶体管,其特征在于,所述薄膜晶体管采用权利要求1~8中任一所述的薄膜晶体管。
10.一种显示基板,包括:多个像素结构,其特征在于,所述像素结构采用权利要求9所述的像素结构。
11.一种显示面板,包括:显示基板,其特征在于,所述显示基板采用权利要求10所述的显示基板。
12.一种显示装置,包括:显示面板,其特征在于,所述显示面板采用权利要求11所述的显示面板。
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