DE1424446B2

DE1424446B2 - Arrangement for skew compensation on a multi-track magnetic tape machine

Info

Publication number: DE1424446B2
Application number: DE19611424446
Authority: DE
Inventors: Robert Howard Audubon N.J. Jenkins (V.St.A.)
Original assignee: RCA Corp
Current assignee: RCA Corp
Priority date: 1961-01-03
Filing date: 1961-12-20
Publication date: 1970-06-04
Also published as: NL273114A; DE1424446A1; US3325794A; GB960077A

Description

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Die Erfindung betrifft eine Anordnung zur Schräg- ferner eine Zeitspanne für einen Taktgeberimpuls laufkompensation an einer Mehrspur-Magnetband- vorgesehen werden, der den Zeitablauf synchronisiert maschine für digitale Signale, die durch Bezugsignale und bewirkt, daß das vorangegangene Zeichen aus steuerbar ist, weiche beim Speichern auf zwei den dem Speicher abgefragt wird. Diese Zeitspanne wird Bandrändern benachbarten Spuren aufgezeichnet und 5 als Zeitfolgeverzögerung (Staticising delay) bezeichnet bei der Wiedergabe von diesen Bandspuren abgespielt und kommt zur Zeitspanne hinzu, die zur Kompenwerden, und die einen Zwischenspeicher für eine sation des Schräglaufes nötig ist.
vorübergehende Speicherung der abgespielten Signale Es ist ferner bekannt, Schräglauffehler durch Verenthält, stellen der Winkellage der Magnetkopfanordnung Die Erfindung eignet sich insbesondere für Magnet- io mittels einer Servosteuerung zu kompensieren. Bei band-Eingabe- oder Ausgabe-Einheiten von digitalen einer bekannten Magnetbandmaschinen dieser Art Großrechenanlagen. Sie ist jedoch nicht hierauf be- werden hierzu auf gesonderten Spuren an den beiden schränkt, sondern läßt sich auch für andere Anlagen Rändern des Bandes sinusförmige Bezugsignale aufzur Verarbeitung digitaler oder entsprechender In- gezeichnet, deren gegenseitige Phasenlage die Einformation verwenden, bei denen mehrere Zeichen- 15 stellung des Magnetkopfes steuert (IRE Convention einheiten (Bits) in einer entsprechenden Anzahl von Record 3, Teil 7~[1955], S. 3 bis 11).
Spuren parallel gespeichert werden sollen. Die beschriebenen, bekannten Einrichtungen erlau-Es ist wünschenswert, die Kapazität von Anlagen, ben zwar eine Kompensation des Schräglaufes, sie in denen eine digitale Information auf einem Magnet- begrenzen jedoch die Packungsdichte der Zeichen band gespeichert wird, dadurch möglichst weit zu 20 auf dem Band. Soweit die bekannten Einrichtungen erhöhen, daß die Packungsdichte der Zeichen durch mechanisch arbeiten, sind sie außerdem Verhältnis-Verringerung der Abstände auf dem Band soweit wie mäßig träge und aufwendig.The invention relates to an arrangement for oblique and a period of time for a clock pulse running compensation on a multi-track magnetic tape are provided, which synchronizes the timing machine for digital signals, which by reference signals and causes the previous character to be controllable, soft when storing on two which the memory is queried. This period of time is recorded on tracks adjacent to the edges of the tape and referred to as the staticizing delay when playing these tape tracks and is added to the period of time that is required to compensate and which a buffer is required for a sation of the skew.
Temporary storage of the played signals It is also known to compensate for skew errors caused by the behavior of the angular position of the magnetic head arrangement. The invention is particularly suitable for magnetic io using a servo control. With tape input or output units of digital one known magnetic tape machines of this type large computer systems. However, it is not limited to this on separate tracks on the two, but can also be used for other systems at the edges of the tape to process sinusoidal reference signals for processing digital or corresponding indications whose mutual phase position uses the information in which several characters 15 position of the magnetic head controls (IRE Convention units (bits) in a corresponding number of Record 3, Part 7 ~ [1955], pp. 3 to 11).
Tracks are to be saved in parallel. The described, known devices allow the capacity of systems, ben a compensation of the skew, but they limit the packing density of the character tape in which a digital information is stored on a magnet, thereby as far as possible to 20 on the Tape. To the extent that the known devices increase the packing density of the characters by working mechanically, they are also reduced in relation to the spacing on the tape to the extent that they are moderately slow and expensive.

möglich erhöht wird. Die Packungsdichte ist jedoch Der Erfinduns liegt daher die Aufgabe zugrunde, durch Winkeländerungen oder Schräglauf des Bandes eine Mehrspur-Magnetbandmaschine für digitale bezüglich der Köpfe, die die digitale Information 25 Signale anzugeben, die die obigen Nachteile veraufzeichnen oder ablesen, begrenzt. Bei einer Par- meidet, also relativ einfach ist und trotzdem eine allelspeicherung der Bits eines Zeichens quer zur hohe Ansprechgeschwindigkeit hat.
Bandlaufrichtung kann der Fall eintreten, daß ein Dies wird bei einer Anordnung zur Schräglaufdem einen Rand des Bandes benachbarter Kopf kompensation an einer Mehrspur-Magnetbandinfolge eines Schräglaufes oder Flatterns des Bandes 30 maschine für digitale Signale, die durch Bezugsignale ein Bit abliest, das zu einem ersten Zeichen gehört, steuerbar ist, welche beim Speichern auf zwei den während der Kopf am anderen Rand des Bandes ein Bandrändern benachbarten Spuren aufgezeichnet und Bit abliest, das zu einem anderen Zeichen gehört. Die bei der Wiedergabe von diesen Bandspuren abgespielt einzelnen Zeichen müssen daher in der Praxis mit werden, und einen Zwischenspeicher für eine voreinem ausreichenden zeitlichen Abstand nacheinander 35 übergehende Speicherung der abgespielten Signale gespeichert werden, um derartigen Schräglauffehlern enthält, gemäß der Erfindung erreicht durch eine Rechnung zu tragen. Die Packungsdichte der Zeichen Schaltungsanordnung, die die Zwischenspeicherung auf dem Band kann natürlich dadurch erhöht werden, aller Signale beim Eintreffen des später auftretenden daß die Zeitspanne, die zwischen aufeinanderfolgen- der von den beiden Randspuren abgespielten Bezugden Zeichen wegen eines Schräglaufes vorhanden 40 signale gleichzeitig beendet.possible is increased. However, the packing density is based on the object of limiting a multi-track magnetic tape machine for digital signals that record or read the above disadvantages with respect to the heads that indicate the digital information by changing the angle or skewing of the tape. In the case of a parsing, ie it is relatively simple and nevertheless has an allele storage of the bits of a character across the high response speed.
The direction of tape travel can happen that a machine for digital signals, which reads a bit by reference signals through reference signals, reads a bit that becomes a first one, can occur in an arrangement for skewing the one edge of the tape adjacent head compensation on a multi-track magnetic tape as a result of skewing or fluttering of the tape Character belongs, is controllable, which is controllable when storing on two tracks adjacent to the tracks at the other edge of the tape while the head records one tape edge and reads off bits that belong to another character. The individual characters played during playback from these tape tracks must therefore be stored in practice, and a buffer for a temporary storage of the played signals prior to a sufficient time interval to contain such skew errors, achieved according to the invention by a calculation wear. The packing density of the character circuit arrangement, the intermediate storage on the tape can of course be increased by all signals upon arrival of the later occurring that the time span between successive characters played by the two edge tracks because of a skew ends 40 signals at the same time.

sein muß, auf ein Minimum verkürzt wird. Schräg- ~Es sei in diesem Zusammenhang bemerkt, daß die lauffehler des Bandes verändern also die zeitlichen Aufzeichnung zweier Bezugsignale an den Rändern Beziehungen zwischen den Bits, wenn sie auf dem des Bandes nur in Verbindung mit einer mechani-Band gespeichert werden. Die zeitlichen Beziehungen sehen Servosteuerung der Winkellage der Kopfder Bits untereinander können daher bei der Wieder- 45 anordnung einer Magnetbandmaschine, nicht jedoch gäbe ganz anders sein als bei der Aufzeichnung. Der in Kombination mit einem Zwischenspeicher bezeitliche Abstand zwischen der Wiedergabe des ersten kannt ist.must be reduced to a minimum. Oblique- ~ It should be noted in this context that the Running errors of the tape change the time recording of two reference signals at the edges Relationships between the bits when they are on that of the tape only in conjunction with a mechani-tape get saved. The temporal relationships see servo control of the angular position of the head When rearranging a magnetic tape machine, bits can, however, not be interlinked with one another would be very different than when recorded. The temporary one in combination with a temporary storage Distance between the playback of the first is known.

und des letzten Bits eines aus einer Anzahl von Bits Gemäß einer Weiterbildung der Erfindung ist jederand the last bit is one of a number of bits. According to a development of the invention, each is

bestehenden Zeichens, der auf dem Schräglauffehler Spur eine eigene Speicherstufe zugeordnet, die einexisting character that is assigned its own storage level to the track on the skew error, which is a

beruht, soll im folgenden als Schräglaufperiode be- 50 einziges abgespieltes Signal zu speichern vermag. Dieis to be able to store the single played signal as the skew period in the following. the

zeichnet werden. Speicherstufen können jeweils ein Flip-Flop ent-be drawn. Storage stages can each have a flip-flop

Es sind Einrichtungen bekannt, um die durch den halten, wobei dann alle Flip-Flops durch das dieThere are devices known to hold the by, then all flip-flops by the

Schräglauf gestörte Ausrichtung der Bits eines Zei- Zwischenspeicherung beendende Signal gleichzeitigSkewed misalignment of the bits of a signal at the same time

chens wiederherzustellen und den Schräglauf des rückstellbar sind.chens and the skew of the can be reset.

Bandes zu kompensieren. Bekannte Einrichtungen 55 Vorzugsweise sind die Speicherstufen, die denTo compensate for the band. Known Devices 55 Preferably, the storage stages that the

dieser Art enthalten einen Speicher, in dem die von zwischen den Randspuren liegenden Datenspurenof this type contain a memory in which the data tracks lying between the edge tracks

den einzelnen Spuren des Bandes abgelesenen Bits zugeordnet sind, jeweils über eine den Abfall desare assigned to the individual tracks of the tape read bits, each via a decrease in the

so lange gespeichert werden, bis alle Bits eines Zei- Ausgangssignalpegels der betreffenden Speicherstufeare stored until all bits of a Zei output signal level of the relevant memory stage

chens eingetroffen und in den verschiedenen Stufen verzögernde Schaltungsanordnung an eine Gatter-chens arrived and in the various stages delayed circuit arrangement to a gate

des Speichers gespeichert sind. Da ein Bit, das zu 60 schaltung angeschlossen, die gleichzeitig mit einerstored in memory. As a bit that is connected to 60 circuit that is simultaneous with one

dem nächsten auf dem Band folgenden Zeichen ge- Rückstellung der Speicherstufen auftastbar ist.after the next character on the tape.

hört, fälschlich als Bit des vorhergegangenen Zei- Die den Abfall des Ausgangssignalpegels ver-hears, wrongly as the bit of the previous line.

chens in den Speicher eingeführt werden kann, werden zögernde Schaltungsanordnungen sind zweckmäßiger-chens can be introduced into the memory, hesitant circuit arrangements are expedient.

die Zeichen getrennt voneinander aufgezeichnet. Die weise Integrierstufen.the characters are recorded separately from each other. The wise integration levels.

Zcichcntrcnnung ist derart, daß ein Bit eines nach- 65 Gemäß einer Ausgestaltung der Erfindung enthält folgenden Zeichens nicht innerhalb einer Zeitdauer die Schaltungsanordnung, die das die Zwischenauftreten kann, die für die Speicherung der Bits eines speicherung der abgespielten Signale beendende vorhergehenden Zeichens vorgesehen ist. Es muß Signal liefert, ein an die Abfragekanäle für die beidenCharacterization is such that one bit contains one according to one embodiment of the invention The following character does not change the circuit arrangement within a period of time that the intermediate occurrence can that for the storage of the bits of a storage of the played signals terminate preceding character is provided. It must provide one signal to the interrogation channels for both of them

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Randspuren angeschlossenes UND-Gatter. Gemäß schaltungen 41, 42 angeschlossen, die den Schaltuneiner Weiterbildung ist der Ausgang des UND-Gatters gen 35 bis 40 entsprechen. Diese Schreibe- und Leseüber eine Verzögerungsstufe und einen monostabilen schaltungen werden in Verbindung mit F i g. 2 noch Multivibrator an die Rückstelleingänge der Speicher- näher erläutert werden. Die Schreibe- und Lesestufen und die Auftasteingänge der Gatter an- 5 schaltungen 41, 35 bis 40 und 42 sind mit entspregeschlossen. chenden zum Schreiben und Lesen dienendenEdge traces connected AND gate. According to circuits 41, 42 connected, which the switching Further development is the output of the AND gate to 35 to 40 correspond. This write and read about a delay stage and a monostable circuit are used in conjunction with FIG. 2 still Multivibrator to the reset inputs of the memory are explained in more detail. The writing and reading levels and the gate inputs of the gate circuits 41, 35 to 40 and 42 are also connected accordingly. for writing and reading

Die Erfindung soll nun an Hand der Zeichnung Magnetköpfen 45 bis 52 verbunden. Diese Köpfe näher erläutert werden. Es zeigt können zu einem Mehrspurkopf vereinigt sein. DieThe invention will now be connected to magnetic heads 45 to 52 with reference to the drawing. These heads are explained in more detail. It shows can be combined to form a multi-track head. the

Fig. 1 ein Blockschaltbild eines Teiles einer Signalspalte aller Magnetköpfe können auf einer Magnetbandmaschine gemäß der Erfindung mit einer io Geraden liegen. Die Magnetköpfe tasten ein verhält-Anordnung zum Speichern und Ablesen von aus nismäßig breites Magnetspeicherband ab, die Breite vielen Bits bestehenden Zeichen mittels eines Spei- kann beispielsweise 19 mm betragen. Eine die Signalcherbandes, spalte verbindende Linie verläuft quer über das Band.Fig. 1 is a block diagram of part of a signal column of all magnetic heads can be on a Magnetic tape machine according to the invention with an io straight line. The magnetic heads feel a behavioral arrangement for storing and reading from nism-moderately wide magnetic storage tape, the width many bits of characters by means of a memory can be 19 mm, for example. One of the signal tape, The line connecting the column runs across the ribbon.

Fig. 2 ein teilweise in Blockform gehaltenes Sie steht vorzugsweise senkrecht auf den Rändern Schaltbild einer der in F i g. 1 dargestellten Lese- und 15 des Bandes. Die Köpfe 45 bis 52 zeichnen jeweils Schreibschaltungen. getrennte Aufzeichnungsspuren auf, die in Längs-Fig. 2 is a partially held in block form, it is preferably perpendicular to the edges Circuit diagram of one of the in FIG. 1 illustrated reading and 15 of the tape. The heads 45 to 52 draw, respectively Write circuits. separate recording tracks that are

F i g. 3 ein Blockschaltbild eines anderen Teiles richtung des Bandes verlaufen. Die Aufzeichnungseiner Magnetbandmaschine gemäß der Erfindung, der spuren an den beiden Rändern des Bandes sind die eine Kompensation des Schräglaufes bewirkt, Zeitspuren. Die sechs Spuren zwischen den Zeit-F i g. 3 is a block diagram of another part running in the direction of the belt. The recording of a magnetic tape machine according to the invention, the tracks on the two edges of the tape are the a compensation of the skew causes time traces. The six tracks between the time

F i g. 4 ein Zeitdiagramm einschließlich einer 20 spuren gehören zu den verschiedenen Datenbits D₀ Darstellung eines Teiles eines Magnetbandes, in der bis D₅.F i g. 4 shows a timing diagram including a 20 tracks belonging to the various data bits D _0. Representation of a part of a magnetic tape, in which D ₅ .

schematisch die Lage der aufgezeichneten Bits zweier Die in Fig. 1 dargestellte Einrichtung arbeitetschematically the position of the recorded bits of two The device shown in Fig. 1 operates

aufeinanderfolgender Zeichen dargestellt ist; das beim Speichern eines Zeichens einer digitalen Infor-Diagramm zeigt dabei die Funktionsfolge der in mation auf dem Band folgendermaßen: Die UND-F i g. 3 dargestellten Einrichtung zur Schräglauf- 25 Stufe 28 wird durch das eine Aufzeichnung fordernde kompensation, Signal geeignet vorgespannt. Der Taktgeberimpulsconsecutive characters is shown; that when saving a sign of a digital infor diagram shows the functional sequence of the in mation on the tape as follows: The AND-F i g. 3 illustrated device for skew 25 stage 28 is called by the recording compensation, signal suitably biased. The clock pulse

F i g. 5 ein Schaltbild eines Integrierkreises gemäß von der Leitung 16 wird zum Ausgleich für die der Erfindung und durch die Leitungen und die Verstärker 20 bis 25F i g. 5 is a circuit diagram of an integrating circuit according to the line 16 to compensate for the of the invention and through the lines and amplifiers 20-25

Fig. 5 a ein Diagramm zur Erläuterung dieser eingeführten Verzögerungen in der Stufe 27 verzögert, Integrierschaltung. 30 durchläuft die UND-Stufe 28 und tastet die UND-5 a is a diagram to explain these delays introduced in stage 27, delayed, Integrating circuit. 30 goes through the AND stage 28 and scans the AND

Die in F i g. 1 dargestellte Schaltungsanordnung Stufen 29 bis 34 auf. Die Bits D₀ bis D. erscheinen enthält eine Anzahl von Signaleingangsleitungen 10 normalerweise gleichzeitig mit den Taktgeberimpulsen bis 15, die in einer Großrechenanlage oder einer auf den Leitungen 10 bis 15. Die Bits D₀ bis D₅ kön-Eingabe- oder Ausgabeeinrichtung anderer Art be- nen die aufgetasteten UND-Stufen 29 bis 34 durchginnen können und die Datenbits D₀ bis D- führen. 35 laufen und gelangen zu den Lese- und Schreibe-Die Datenbits D₀ bis D₅ bilden ein Zeichen einer schaltungen 35 bis 40. Die Taktgeberimpulse werden digitalen Information, die auf einem in F i g. 1 nicht den Lese- und Schreibeschaltungen 41 und 42 zur dargestellten Magnetband aufgezeichnet werden soll. gleichen Zeit zugeführt wie die Bits D₀ bis D. den Die Bits werden durch geeignete Signale dargestellt, Schreibe- und Leseschaltungen 35 bis 40. die bestimmte Spannungspegel sein können, die auf 40 Die Schreibe- und Leseschaltungen bewirken, daß den Leitungen 10 bis 15 erscheinen. Die Leitungen den Köpfen 45 bis 52 gleichzeitig Aufzeichnungs-10 bis 15 enthalten Verstärker 20 bis 25, in denen die ströme zugeführt werden. Auf den End- oder Zeit-Signale, die die Bits D₀ bis D₅ darstellen, verstärkt spuren werden entsprechend den Taktgeberimpulsen und normiert werden. Eine solche Verstärkung ist Zeitbits T₁ und T₉ aufgezeichnet. Die Datenbits D₀ normalerweise erforderlich, da sich die Einrichtung, 45 bis D₃ werden gleichzeitig mit den Zeitbits T₁ und T₅ aus der die Bits kommen, in einer bestimmten Ent- durch die Köpfe 46 bis 51 aufgezeichnet. Da die fernung befinden kann und die Leitungen 10 bis 15 Schreibe- und Leseschaltungen 35 bis 42 gleichzeitig dementsprechend lang sind. Die verstärkten Bits wer- erregt werden, registrieren die Köpfe 45 bis 52 die den den Eingängen entsprechender UND-Stufen 29 Bits eines Zeichens der digitalen Information gleichbis 34 zugeführt. 50 zeitig. Jedes Zeichen wird von Zeitbits T₁, T₂ be-The in F i g. 1 illustrated circuit arrangement stages 29 to 34. The bits D ₀ to D. appear contains a number of signal input lines 10 normally simultaneously with the clock pulses up to 15, which appear in a large computer system or one on the lines 10 to 15. The bits D ₀ to D _{5 can} input or output devices of another type The AND stages 29 to 34 can be passed through and the data bits D ₀ to D- carry. 35 run and get to the read and write data bits D ₀ to D ₅ form a symbol of a circuit 35 to 40. The clock pulses are digital information that is stored on a circuit shown in FIG. 1, the read and write circuits 41 and 42 are not intended to be recorded on the illustrated magnetic tape. at the same time as the bits D ₀ to D. The bits are represented by suitable signals, write and read circuits 35 to 40, which can be certain voltage levels that are applied to the lines 10 to 15 appear. The lines to the heads 45 to 52 simultaneously recording 10 to 15 contain amplifiers 20 to 25 in which the currents are fed. On the end or time signals, which represent bits D ₀ to D ₅ , amplified tracks will be normalized according to the clock pulses. Such a gain is recorded in time bits T ₁ and T ₉ . The data bits D _{0 are} normally required because the device 45 to D ₃ are recorded simultaneously with the time bits T ₁ and T ₅ from which the bits come, in a certain ent- ry by the heads 46 to 51. Since the distance can be and the lines 10 to 15 write and read circuits 35 to 42 are correspondingly long at the same time. The amplified bits are excited, the heads 45 to 52 register the 29 bits of a character of the digital information equal to 34 to the inputs of the AND stages corresponding to the inputs. 50 early. Each character is made up of time bits T ₁ , T ₂

Über eine Leitung 16 werden Taktgeberimpulse gleitet. Das Vorhandensein oder die Abwesenheit von zugeführt, die durch einen örtlichen Oszillator, die Impulsen in den durch die Köpfe 46 bis 51 auf-Rechenanlage oder eine andere der dargestellten Ein- gezeichneten Spuren hängt von der durch das Zeichen richtung zugeordnete Anlage erzeugt werden können. dargestellten Binärzahl und von dem verwendeten Diese Impulse werden in einem Verstärker 26 ver- 55 Aufzeichnungsverfahren ab. Es kann jedes beliebige, stärkt, in einem Verzögerungsnetzwerk 27 verzögert bekannte Aufzeichnungsverfahren verwendet werden, und einer UND-Stufe 28 zugeführt. Das Ausgangs- Vorzuziehen ist jedoch ein Verfahren ohne Nullwerte, signal dieser UND-Stufe 28 macht die UND-Stufen Einer der Schreibe- und Lesekreise, nämlich derClock pulses are slid over a line 16. The presence or absence of fed by a local oscillator, the pulses in the through the heads 46 to 51 on computer system or another of the traces shown depends on the one drawn by the symbol Direction assigned system can be generated. represented binary number and of the used These pulses are recorded in an amplifier 26. Any strengthens, known recording methods are used with a delay in a delay network 27, and fed to an AND stage 28. The starting point is, however, a method without zero values, signal of this AND stage 28 makes the AND stages of one of the write and read circuits, namely the

29 bis 34 ansprechbereit, wenn gleichzeitig ein Takt- Kreis 35, der zum Speichern und Ablesen des Bits D₀ geberimpuls und ein das Speichern forderndes Signal, 60 dient, ist in F i g. 2 dargestellt. Die anderen Kreise 36 daß dem anderen Eingang der UND-Stufe 28 zu- bis 42 sind identisch.29 to 34 ready to respond when at the same time a clock circuit 35, which is used to store and read the bit D ₀ encoder pulse and a signal requesting storage, 60 is shown in FIG. 2 shown. The other circuits 36 that the other input of the AND stage 28 to 42 are identical.

geführt wird, vorhanden sind. Die UND-Stufen 29 Die dargestellte Schaltungsanordnung enthält einenare available. The AND stages 29 The circuit arrangement shown contains a

bis 34 steuern die Weitergabe der Ausgangssignale Schreibeverstärker 60, dem die Signale von der UND-der Leitungsverstärker 20 bis 25. Stufe 29 zugeführt werden. Der Schreibeverstärkerto 34 control the forwarding of the output signals write amplifier 60 to which the signals from the AND-der Line amplifier 20 to 25 stage 29 are fed. The writing amplifier

Die Ausgänge der UND-Stufen 29 bis 34 sind mit 65 60 ist über eine Kopplungsschaltung 62 mit dem den Schreibeeingängen entsprechender Schreibe- und Magnetkopf 46 verbunden. Der Verstärker 60 kann Leseschaltungen 35 bis 40 verbunden. Der Ausgang einen Ausgangstransformator enthalten, dessen Sekunder UND-Stufe 28 ist an die Schreibe- und Lese- därwicklung mit einer Klemme an die Kopfspule 64The outputs of the AND stages 29 to 34 are connected to 65 60 is via a coupling circuit 62 with the write and magnetic heads 46 corresponding to the write inputs. The amplifier 60 can Read circuits 35 to 40 connected. The output contain an output transformer whose seconds AND stage 28 is connected to the write and read binary windings with a terminal to the head coil 64

und mit der anderen Klemme an eine spannungsempfindliche Schaltvorrichtung 66 angeschlossen ist. Der Transformator ist geeignet, wenn ein modifiziertes, ohne Nullwertc arbeitendes Speicherverfahren verwendet wird, bei dem das Band zur Darstellung eines Bits eines ersten Wertes in einer Richtung und zur Darstellung eines Bits des entgegengesetzten Wertes in der entgegengesetzten Richtung gesättigt ist. Die Schaltvorrichtung 62 enthält zwei Zener-and the other terminal to a voltage-sensitive one Switching device 66 is connected. The transformer is suitable if a modified, zero-zero storage method is used in which the tape is used for representation a bit of a first value in one direction and representing a bit of the opposite Value is saturated in the opposite direction. The switching device 62 contains two Zener

Leseverstärker ist daher während des Lesens dauernd praktisch konstant, unabhängig von der Polarität der an der Zener-Dioden 63, 70 liegenden Spannung.The sense amplifier is therefore practically constant all the time during reading, regardless of the polarity of the at the Zener diodes 63, 70 voltage.

Ein wichtiger Vorteil, der sich aus der Verwendung 5 der Zener-Dioden 68, 70 ergibt, besteht darin, daß die Spannungsamplitude, bei der die Impedanz der Schalteranordnung von einem niederigen in einen hohen Wert wechselt, genau dadurch bestimmt werden kann, daß man Zener-Dioden auswählt, die eineAn important advantage resulting from the use of the Zener diodes 68, 70 is that the voltage amplitude at which the impedance of the switch arrangement changes from a low to a high value changes, can be precisely determined by selecting Zener diodes, the one

Dioden 68, 70, die gegenpolig in Reihe geschaltet io gewünschte Zener-Spannung besitzen. In bekannten sind. Die Dioden 68, 70 können also mit ihren Schaltungsanordnungen zur Kopplung von Schreibe-Kathoden verbunden sein, wie Fig. 2 zeigt, es können und Leseverstärkern an Köpfe, die sowohl zum jedoch auch die Anoden dieser beiden Dioden mit- Schreiben als auch zum Lesen dienen, hat man beeinander verbunden sein. Parallel zur Schalteranord- reits übliche Dioden verwendet. In einer bekannten nung 66 liegt der Eingang eines Leseverstärkers 72. 15 Schaltungsanordnung dieser Art sind zwei übliche Der Ausgang des Leseverstärkers ist mit dem Ein- Dioden einander parallel an der. Eingang des Lesestelleingang eines bistabilen Multivibrators oder Verstärkers angeschlossen und geeignet in Bezug auf-Flip-Flops 90 im Lesekanal für die Speicherspur, der einander gepolt. Wenn Zener-Dioden verwendet werder Kopf 46 zugeordnet ist, verbunden. Der Lese- den, wie oben beschrieben wurde, ist es möglich, kanal wird später nocli genauer beschrieben werden. 20 dem Leseverstärker Signale großer Amplitude zu-Die Schalteranordnung arbeitet so. daß sie parallel zuführen, was nicht der Fall ist, wenn übliche Dioden zum Eingang des Leseverstärkers 72 eine niedrige verwendet werden. Dies rührt daher, daß an einer Impedanz darstellt, wenn der Schreibeverstärker 60 Zener-Diode eine verhältnismäßig hohe Spannung Schreibeströme an den Kopf 46 liefert. Die Schalter- abfallen kann, bevor der Zener-Durchbruch stattanordnung 66 stellt andererseits eine verhältnismäßig 25 findet im Gegensatz zu der Spannung, bei der der hohe Impedanz parallel zum Eingang des Lese- Widerstand einer in Flußrichtung beaufschlagten Verstärkers 72 dar, wenn Ströme geringer Amplitude konventionellen Diode vernachlässigbar klein wird, durch die Zener-Dioden 68, 70 fließen, wie es der Die Schalteranordnung 66 kann auch nur eine einFall ist, wenn durch den Kopf 46 Signale abgelesen zige Zener-Diode an der Stelle der beiden gegeneinwerden, die vorher auf dem Speicherband registriert 30 andergeschalteten Zener-Dioden enthalten. Die am worden waren. Eingang des Leseverstärkers auftretenden Spannun-Diodes 68, 70, which are connected in series with opposite polarity, have the desired Zener voltage. In known are. The diodes 68, 70 can therefore with their circuit arrangements for coupling write cathodes be connected, as Fig. 2 shows, it can and sense amplifiers to heads that are used both for However, the anodes of these two diodes are used for both writing and reading be connected. Common diodes used in parallel to the switch arrangement. In a well-known Connection 66 is the input of a sense amplifier 72. There are two common circuit arrangements of this type The output of the sense amplifier is connected to the on-diode parallel to each other at the. Entrance of the reading point entrance of a bistable multivibrator or amplifier and suitable for flip-flops 90 in the read channel for the storage track, which are polarized to each other. If Zener diodes are used Head 46 is assigned, connected. The reader, as described above, is able to canal will be described in more detail later. 20 to the sense amplifier signals of large amplitude to-die Switch arrangement works like this. that they feed in parallel, which is not the case with conventional diodes a low can be used to input the sense amplifier 72. This is due to the fact that at one Impedance represents when the write amplifier 60 zener diode has a relatively high voltage Supplies write currents to head 46. The switch may drop off before the Zener breakdown takes place 66, on the other hand, represents a comparatively 25 takes place in contrast to the tension at which the high impedance parallel to the input of the read resistance of a applied in the flow direction Amplifier 72 when currents of low amplitude conventional diode is negligibly small, through the Zener diodes 68, 70 as it does. The switch arrangement 66 can also only be one case is when the head 46 signals read zener diodes at the point of the two opposite each other, which previously registered on the memory tape contain 30 other connected Zener diodes. The on had been. Voltage occurring at the input of the sense amplifier

Die Zener-Dioden 68, 70 zeigen den Zener-Durchschlagseffekt. Dieser Effekt besteht darin, daß wenn eine Spannung größer als ein bestimmter Wert (genannt die Zcner-Spannung) an die Zener-Diode in 35 der Sperrichtung (d. h. der entgegengesetzten Richtung des leichten Stromflusses) gelegt wird, der Widerstand, der sich dem Stromfiuß in der Sperrichtung entgegensetzt, auf einen vernachlässigbaren WertThe Zener diodes 68, 70 show the Zener breakdown effect. This effect is that if a voltage is greater than a certain value (called the Zener voltage) to the Zener diode in the reverse direction (i.e. the opposite direction the slight current flow) is applied, the resistance that is applied to the current flow in the reverse direction opposed, to a negligible value

abfällt. Wenn der Schreibeverstärker arbeitet und den 40 nicht alle genau auf einer Geraden. Die Versetzung Kopf 46 ansteuert, erscheint am Eingang des Lese- der verschiedenen Köpfe 46 bis 52 gegenüber der Verstärkers 72 eine Spannung, die eine der Zener- Spaltgeraden wird häufig als »Spaltstreuung« beDioden 68, 70 genügend stark in der Sperrichtung zeichnet. Die Abweichung der Spaltgeraden von der vorspannt, daß in dieser Diode ein Zener-Durch- Normalen zu den Rändern des Bandes wird »Azimutschlag eintritt. Die andere Zener-Diode wird in der 45 fehler« genannt.falls off. When the writing amplifier works and the 40 is not all exactly on a straight line. The dislocation Head 46 controls appears at the input of the reading of the various heads 46 to 52 opposite the Amplifier 72 generates a voltage that one of the Zener gap lines is often called "gap scattering" 68, 70 draws sufficiently strongly in the blocking direction. The deviation of the gap line from the biased that in this diode a Zener normal to the edges of the tape becomes »azimuth stroke entry. The other Zener diode is called “fault” in 45.

Flußrichtung beaufschlagt und arbeitet daher wie F i g. 3 zeigt eine Anordnung zur KompensationDirection of flow is applied and therefore works like F i g. 3 shows an arrangement for compensation

eine übliche Diode, die in der Flußrichtung vor- des Schräglaufes beim Aufzeichnungs- und Wiedergespannt ist. Sie stellt dem in Flußrichtung gepolten gabevorgang. Leitungen 80 bis 87 verbinden die Stromfluß daher einen in der Praxis vernachlässigbar Leseverstärker in den Schreibe- und Leseschaltungen kleinen Widerstand entgegen. Die Impedanz und 50 35 bis 42 mit entsprechenden Flip-Flops 90 bis 97. Spannung am Eingang des Leseverstärkers ist daher Diese Flip-Flops sind in bekannter Weise einstellbar während des Schreibens vernachlässigbar und der und rückstellbar und haben einen »Eins«- und einen Leseverstärker 72 wird in der Kopplungsschaltung »Null-Ausgang«. Der Eins-Ausgang ist erregt, wenn praktisch überbrückt. das Flip-Flop eingestellt ist, während der Null-Aus-a common diode that biases in the forward direction when recording and re-energizing is. It represents the transfer process that is polarized in the direction of flow. Lines 80 to 87 connect the Current flow therefore leads to a read amplifier which is negligible in practice in the write and read circuits small resistance. The impedance and 50 35 to 42 with corresponding flip-flops 90 to 97. The voltage at the input of the sense amplifier is therefore. These flip-flops can be set in a known manner negligible while writing and the and resettable and have a "one" - and a Sense amplifier 72 becomes "zero output" in the coupling circuit. The one output is excited when practically bridged. the flip-flop is set, during the zero-off

Wenn durch den Kopf 46 Signale abgelesen werden 55 gang bei rückgestelltem Flip-Flop erregt ist. und der Schreibeverstärker keine Schreibeströme Die Flip-FIops 90 bis 97 stellen jeweils SpeicherIf signals are read by the head 46, 55 gear is energized with the flip-flop reset. and the write amplifier no write currents. The flip-flops 90 to 97 each provide memory

liefert, entsteht am Eingang des Leseverstärkers 72 für ein einzelnes Bit oder einen einzelnen Impuls dar, ein Signal geringer Amplitude, dessen Spannung der von dem Bandspeicher abgelesen wurde. Die nicht ausreicht, eine der Dioden 68, 70 über die Flip-Flops werden beim Auftreten eines Impulses Zener-Spannung auszusteuern und durchbrechen zu 60 oder Bits eingestellt und können durch einen Taktlassen. Es ist dabei unbeachtlich, daß die andere geberimpuls rückgestellt werden, in der in Fig. 3 Zener-Diode, wie beim Betrieb des Schreibeverstär- dargestellten Anordnung intern auf eine noch zu bekers, so vorgespannt ist, daß sie einen vernachlässig- schreibende Weise erzeugt wird, bar kleinen Widerstand darstellt, da während des Die Flip-Flops 90 bis 97 dienen nur zur Speiche-supplies, is produced at the input of the sense amplifier 72 for a single bit or a single pulse, a low amplitude signal whose voltage was read from the tape memory. the not enough, one of the diodes 68, 70 on the flip-flops are when a pulse occurs Zener voltage level and break through to 60 or bits and can be set by a clock release. It is irrelevant that the other encoder pulse is reset in the one shown in FIG Zener diode, as in the case of the operation of the write amplifier - the arrangement shown internally on a still to be used, is biased so that it is generated in a negligible manner, bar represents a small resistance, since during the flip-flops 90 to 97 are only used to store

Lesens die andere der beiden Zener-Dioden 68, 70 65 rung eines einzigen Bits und sind daher viel einfacher in der Sperrichtung beaufschlagt wird, dies jedoch und billiger als die Register, die bei bekannten Anmit einer Spannung, die nicht ausreicht, sie zum lagen zur Kompensation des Schräglaufes, die ver-Durchbruch zu bringen. Die Impedanz parallel zum gleichbare Zeichenpackungsdichten erlauben, wie dieReading the other of the two Zener diodes 68, 70 65 tion of a single bit and are therefore much easier is applied in the blocking direction, but this and cheaper than the registers that are known from Anmit a tension that is not sufficient, they lay to compensate for the skew, the ver-breakthrough bring to. The impedance parallel to allow equivalent character packing densities, such as the

gen sind jedoch dann für die beiden Stromrichtunger. nicht gleich. Es ist deshalb vorzuziehen, zwei gegeneinandergeschaliete Zener-Dioden zu verwenden.However, genes are then for the two current directions. not equal. It is therefore preferable to clasp two against each other Use zener diodes.

Die Kopfanordnung ist, wie bereits erwähnt wurde, so einjustiert, daß die Spaltlinie der Köpfe 45 bis 52 senkrecht zu den Rändern des Bandes verläuft. Infolge von Toleranzen bei der Herstellung der Kopfanordnung liegen jedoch die einzelnen SpalteAs already mentioned, the head arrangement is adjusted so that the gap line of the heads 45 to 52 runs perpendicular to the edges of the tape. As a result of tolerances in the manufacture of the Head arrangement, however, are the individual columns

gleichzeitig mit dem Ausgangssignal der UND-Stufe ICO an, so daß die Integration nur am Ende des Ausgangsimpulses der UND-Stufe 100 stattfindet. Als Integrationskreis kann auch eine andere Schaltungsanordnung verwendet werden, die in F i g. 5 dargestellt ist und später beschrieben wird.at the same time as the output signal of the AND stage ICO, so that the integration only takes place at the end of the output pulse the AND stage 100 takes place. Another circuit arrangement can also be used as the integration circuit are used, which are shown in FIG. 5 and described later.

Die Integrationsschaltung 106 ist mit einer weiteren UND-Stufe 108 verbunden. Der Taktgeberimpuls vom monostabilen Multivibrator 104 wird der UND-The integration circuit 106 is connected to a further AND stage 108. The clock pulse from the monostable multivibrator 104 the AND-

Anordnung gemäß der Erfindung, "verwendet werden. Die bekannten Anlagen arbeiten häufig mit Schieberegistern, die um ein Vielfaches aufwendiger und teuerer sind als die Flip-Flops oder andere Anordnungen zur Speicherung eines einzelnen Bits, die gemäß der vorliegenden Erfindung verwendet werden können.Arrangement according to the invention, "can be used. The known systems often operate with shift registers, which are many times more complex and expensive than the flip-flops or other arrangements for storing a single bit, which can be used according to the present invention.

Die Flip-Flops 90 bis 95 gehören zu Lesekanälen
der Speicherspuren, in denen die Datenbits D₀ bis D₅
gespeichert werden. Die Flip-Flops 96 und 97 bilden io Stufe 108 zugeführt und bewirkt, daß diese einen Teile von Lesekanälen für die Spuren, in denen die Zeitimpuls liefert, der in der Rechenanlage oder derThe flip-flops 90 to 95 belong to read channels
of the memory tracks in which the data bits D ₀ to D ₅
get saved. The flip-flops 96 and 97 form io stage 108 and causes this to be a part of read channels for the tracks in which the time pulse is supplied, which is in the computer or the

anderen Einrichtung verwendet werden kann, der die Datenbits zugeführt werden. Diese Zeitimpulse dienen in der Verbraucheranordnung zur Anzeige des Einganges eines Zeichens. Es ist daher möglich, Zeichen zu verwenden, die nur aus Nullen bestehen oder festzustellen, daß Datenbits fehlen, wenn sie vorhanden sein sollten.other device can be used to which the data bits are supplied. These time impulses are used in the consumer arrangement for displaying the input of a character. It is therefore possible to sign to use all zeros or to determine that data bits are missing if they are present should be.

Die Eins-Ausgänge der Flip-Flops 90 bis 95 in denThe one outputs of the flip-flops 90 to 95 in the

Versetzung eines beliebigen anderen Bitspaares des- 20 Lesekanälen der Datenbitspuren sind über Integrierseiben Zeichens. Die Zeitbits T₁, T₂ werden auch um schaltungen 110 bis 115 mit entsprechenden Eingändie Schräglaufperiode des Zeichens versetzt. Eine gen von UND-Stufen 116 bis 121 verbunden. Die gleichzeitige Speicherung der Zeitimpulse in den Integrierschaltungen 110 bis 115 können der Inte-Flip-Flops 96, 97 ist erst nach Beendigung der grierschaltung 106 entsprechen und dienen dazu, den Schräglaufperiode der Fall. Eine UND-Stufe 100, die 25 Pegel am Ausgang der Flip-Flops noch eine bemit den Ausgängen der Flip-Flops 96 und 97 verbun- stimmte Zeitspanne, z. B. 1,5 Mikrosekunden, aufden ist, liefert ein Ausgangssignal, wenn die Flip-Flops 96, 97 beide eingestellt sind. Ein Ausgangssignal der UND-Stufe 100 zeigt daher das Ende der
Schräglaufperiode des Zeichens, das die Zeitbits T₁ 30Displacement of any other bit pair of the read channels of the data bit tracks are characters via integrating disks. The time bits T ₁ , T ₂ are also offset by circuits 110 to 115 with appropriate inputs for the skew period of the character. A gene of AND stages 116 to 121 are connected. The simultaneous storage of the time pulses in the integrating circuits 110 to 115 can correspond to the integrating flip-flops 96, 97 only after completion of the integrating circuit 106 and serve to prevent the skew period. An AND stage 100, the 25 levels at the output of the flip-flops for a period of time associated with the outputs of the flip-flops 96 and 97, e.g. 1.5 microseconds, provides an output signal when the flip-flops 96, 97 are both set. An output of the AND stage 100 therefore shows the end of the
Skew period of the character, which the time bits T ₁ 30

Zeitbits T₁ und T₂ gespeichert werden. Die Schräglaufperiode jedes einzelnen Zeichens der digitalen Information wird durch eine Schaltungsanordnung gemessen, die die Flip-Flops 96, 97 enthält.Time bits T ₁ and T ₂ are stored. The skew period of each individual character of the digital information is measured by circuitry including flip-flops 96,97.

Da die Zeitbits an gegenüberliegenden Rändern des Magnetbandes registriert werden, ist die Versetzung der aufgezeichneten Zeitbits T₁, T₂ gegeneinander infolge eines Schräglauffehlers größer als dieSince the time bits are recorded on opposite edges of the magnetic tape, the offset of the recorded time bits T ₁ , T _{2 from} one another due to a skew error is greater than that

und T₂ enthält, an. Das Ausgangssignal der UND-and T contains _2. The output signal of the AND

rechtzuerhalten, nachdem die Flip-Flops rückgestellt werden. Die in F i g. 5 dargestellten Integrierschaltungen haben sich als besonders geeignet erwiesen.right after the flip-flops are reset. The in F i g. 5 integrating circuits shown have proven to be particularly suitable.

F i g. 5 zeigt eine Integrierschaltung 125, die an der Stelle der Integrierschaltungen 106 und 110 bis 115 in F i g. 3 treten kann. Diese Integrierschaltung 125 ist an einen der Flip-Flops in einem Lesekanal der in F i g. 3 dargestellten Anordnung angeschlossen,F i g. 5 shows an integrating circuit 125 that replaces the integrating circuits 106 and 110 to 115 in FIG. 3 can kick. This integrating circuit 125 is connected to one of the flip-flops in a read channel the in F i g. 3 connected arrangement,

Stufe 100 wird in einer Verzögerungsschaltung 102
verzögert. Diese Verzögerungsschaltung liefert eine
Verzögerung zusätzlich zur Schräglaufperiode, um
Zeitfehlern Rechnung zu tragen, die beispielsweise 35 als Beispiel ist der Flip-Flop 90 gewählt. Es ist erdurch die Spaltstreuung, Änderungen in der Bandge- sichtlich, daß hier der Null-Ausgang des Flip-Flops schwindigkeit und Schwankungen der Arbeitszeiten 90 mit dem Eingang der Integrierschaltung 125 verelektrischer Schaltungsanordnungen, wie der Flip- bunden ist, während in F i g. 3 die Integrierschaltung Flops 90 bis 97 und anderer erwähnter Kreise, Rech- HO mit dem Eins-Ausgang des Flip-Flops 90 vernung zu tragen. Die Verzögerungsschaltung 102 kann 40 bunden ist. Die Integrierschaltung 125 spricht auf aus einer Verzögerungsleitung bestehen, es kann auch Impulse negativer Polarität an, während die Integrierirgendein anderes bekanntes Verzögerungselement schaltung 110 in F i g. 3 auf Impulse positiver PoIaverwendet werden. Das Ausgangssignal der Verzöge- rität anspricht. Die Integrationsschaltung 125 liefert rungsschaltung 102 löst einen monostabilen Multi- jedoch einen positiven Ausgangsimpuls q entsprevibrator 104 aus, der als Ausgang einen Taktgeber- 45 chend dem Ausgangsimpuls der Integrierschaltung impuls bestimmter Dauer liefert. Dieser Taktgeber- 110. Wenn an der Stelle der Integrierschaltung 106 impuls wird dazu verwendet, die zu einem Zeichen eine der Integrierschaltung 125 entsprechende Schalgehörenden Bits abzufragen. tungsanordnung verwendet wird, soll an den Ausgang Der Ausgang der UND-Stufe 100 wird einer Inte- der UND-Stufe 100 eine Inverter- oder Umkehrschalgrierschaltung 106 zugeführt. Diese Integrierschal- 50 tung bekannter Bauart zwischen dem Ausgang der tung kann ein Dioden-Widerstands-Kapazitäts-Lade- UND-Stufe 100 und dem Eingang der Integrationskreis sein, ähnlich wie bekannte Schaltungsanordnungen, die häufig als Integrierkreise mit kurzer Erholungszeit verwendet werden. Die Diode der Ladeschaltung erlaubt eine schnelle Aufladung des Kon- 55
densators über einen niedrigen Widerstand und verhindert eine schnelle Entladung, indem sie wirkungsmäßig den niedrigen Widerstand vom Kondensator
abtrennt. Die Integrierschaltung 106 verlängert in der
Praxis die Breite des Ausgangsimpulses der UND- 60 Flip-Flop im rückgestellten Zustand befindet und Stufe 100 und bewirkt ein Aufrechterhalten einer der liefert einen Impuls von 0 Volt oder Massepotential, Ausgangsspannung der UND-Stufe 100 ungefähr wenn der Flip-Flop eingestellt ist. Der Absolutwert gleichen Spannung am Ausgang der Schaltungsan- dieser Spannungen dient nur zur Erläuterung und Erordnung für eine bestimmte Zeit, beispielsweise leichterung der Beschreibung, selbstverständlich kön-1,5 Mikrosekunden, nachdem die Stufe 100 aufgehört 65 nen in Abhängigkeit von den verwendeten Transistorhat, ein Ausgangssignal zu liefern. Da die Integrier- typen und den in der vorhandenen Rechenanlage verschaltung 106 in gewünschter Weise eine schnelle fügbaren Spannungen auch andere Werte verwendet Ladezeit hat, steigt ihr Ausgangssignal praktisch werden.Stage 100 is in a delay circuit 102
delayed. This delay circuit provides one
Delay in addition to the skew period, by
To take into account timing errors, for example 35, the flip-flop 90 is chosen as an example. It is evident from the gap spread and changes in the band that the zero output of the flip-flop is speed and fluctuations in working times 90 with the input of the integrating circuit 125 of electrical circuit arrangements such as the flip band, while in FIG . 3 the integrating circuit flops 90 to 97 and other mentioned circles, Rech- HO with the one output of the flip-flop 90 vernung to carry. The delay circuit 102 can be 40 tied. The integrating circuit 125 responds to a delay line; it may also respond to pulses of negative polarity, while integrating any other known delay element circuit 110 in FIG. 3 can be used on impulses of positive poles. The output signal of the delay responds. The integration circuit 125 supplies approximately circuit 102 triggers a monostable multi- but a positive output pulse q corresponding to the vibrator 104, which supplies a clock pulse of a certain duration as an output according to the output pulse of the integration circuit. This clock generator 110. If a pulse is used instead of the integrating circuit 106, it is used to interrogate the bits belonging to a character of a signal corresponding to the integrating circuit 125. The output of the AND stage 100 is fed to an integrator AND stage 100, an inverter or reverse switching circuit 106. This integrating circuit of known design between the output of the device can be a diode-resistance-capacitance-charging AND stage 100 and the input of the integrating circuit, similar to known circuit arrangements which are often used as integrating circuits with a short recovery time. The diode in the charging circuit allows the Kon-55 to be charged quickly
capacitors have a low resistance and prevent rapid discharge by effectively removing the low resistance from the capacitor
separates. The integrating circuit 106 extends in the
Practice the width of the output pulse of the AND-60 flip-flop is in the reset state and stage 100 and causes a maintenance of one of the supplies a pulse of 0 volts or ground potential, output voltage of the AND-stage 100 approximately when the flip-flop is set. The absolute value of the same voltage at the output of the circuit voltages serves only for explanation and clarification for a certain time, for example to simplify the description, of course 1.5 microseconds after stage 100 has ended, depending on the transistor used To provide output signal. Since the integrator types and the charging time used in the existing computer system interconnection 106 in the desired manner, a fast, attachable voltages also have other values, their output signal increases in practice.

009 523/238009 523/238

stufe 125 angeschlossen werden, so daß die Integrationsschaltung 125 durch den Ausgangsimpuls der UND-Stufe 100 gesteuert werden kann.stage 125 are connected so that the integration circuit 125 by the output pulse of the AND level 100 can be controlled.

Die Integrierschaltung 125 enthält zwei Transistoren 126, 128 verschiedenen Leitfähigkeitstyps, und zwar den PNP-Transistor 126 und den NPN-Transistor 128. Der Null-Ausgang η des Flip-Flops 90 liefert eine Spannung von + 6,5 Volt, wenn sich derThe integrating circuit 125 contains two transistors 126, 128 of different conductivity types, namely the PNP transistor 126 and the NPN transistor 128. The zero output η of the flip-flop 90 supplies a voltage of + 6.5 volts when the

ίοίο

134 und des Kondensators 136 und der Höhe der am Kollektorwiderstand 134 liegenden Betriebsspannung verändert werden. 134 and the capacitor 136 and the level of the operating voltage across the collector resistor 134 can be changed.

Während der Schräglaufperiode werden die Daten-5 bits asynchron vom Band abgelesen und in den Flip-Flops 90 bis 95 asynchron gespeichert. Zum Zwecke der Erläuterung sei angenommen, daß ein auf dem Bande gespeichertes Bit eine binäre Eins und die Abwesenheit eines Bits eine binäre Null bedeutenDuring the skew period, the 5 bits of data are read asynchronously from the tape and stored in the flip-flops 90 to 95 asynchronously. For purposes of illustration it will be assumed that a bit stored on the tape is a binary one and the absence of a bit is a binary zero

Ausgangssignal dieses Flip-Flops wird integriert und macht die UND-Stufe in diesem Lesekanal durchlaß-The output signal of this flip-flop is integrated and makes the AND stage in this read channel pass through

einer geeigneten zusätzlichen Verzögerung in der Verzögerungsschaltung 102 zur Berücksichtigung dera suitable additional delay in the delay circuit 102 to take account of the

Die Basis des Transistors 126 ist mit einem Spannungsteiler verbunden, der zwei Widerstände 130, 132 enthält. Eine Klemme des Widerstandes 132 liegt
an +13 Volt von einer nicht dargestellten Betriebsspannungsquelle. Der Emitter des Transistors 126
erhält von der Betriebsspannungsquelle eine Spannung von +6,5VoIt. Der Kollektor des Transistors
126 ist mit einer anderen Betriebsspannungsquelle
verbunden, die eine Spannung von —19,5 Volt durch
einen Kollektorwiderstand 134 liefert. In die Emitter- io soll, und daß, wenn eine binäre Eins vom Band abKollektor-Strecke des Transistors 126 ist ein Konden- gelesen wird, ein Flip-Flop in dem Lesekanal, in dem sator 136 eingeschaltet. Der Kondensator 136 liegt die binäre Eins abgelesen wird, eingestellt wird. Das ebenfalls im Basis-Emitter-Kreis des NPN-Transistors 128. Der Kollektor des NPN-Transistors 128
ist mit einer Betriebsspannungsquelie von 13 Volt 15 bereit. Wenn die Schräglaufperiode zu Ende ist, was über einen Kollektorwiderstand 138 verbunden. Das dadurch angezeigt wird, daß beide Zeitbits T₁, T₂ in Ausgangssignal q der Schaltungsanordnung 125 wird den Flip-Flops 96, 91 gespeichert sind und nach zwischen dem Kollektor des Transistors 128 und
Masse abgenommen. Diese Ausgangsspannung wirdThe base of the transistor 126 is connected to a voltage divider which contains two resistors 130, 132. One terminal of the resistor 132 is connected
to +13 volts from an operating voltage source (not shown). The emitter of transistor 126
receives a voltage of + 6.5VoIt from the operating voltage source. The collector of the transistor
126 is connected to a different operating voltage source
connected, carrying a voltage of -19.5 volts
a collector resistor 134 provides. In the emitter io should, and that, if a binary one from the tape collector path of the transistor 126 is a capacitor read, a flip-flop in the read channel, in the sator 136 is switched on. The capacitor 136 is read the binary one is set. That is also in the base-emitter circuit of the NPN transistor 128. The collector of the NPN transistor 128
is ready with an operating voltage source of 13 volts 15. When the skew period is over, what is connected via a collector resistor 138 . This is indicated by the fact that both time bits T ₁ , T ₂ in the output signal q of the circuit arrangement 125 are stored in the flip-flops 96, 91 and between the collector of the transistor 128 and
Mass decreased. This output voltage becomes

durch eine Klemmdiode 140 auf eine Spannung von 20 Spaltstreuung und anderer oben erwähnter Zeitfehler + 6,5 Volt normiert. werden die UND-Stufen 116 bis 121 aufgetastet undnormalized by a clamping diode 140 to a voltage of 20 Gap spread and other above-mentioned time errors + 6.5 volts. the AND stages 116 to 121 are keyed in and

Das in F i g. 5 a dargestellte Zeitdiagramm zeigt, lesen die in den Flip-Flops 90 bis 95 gespeicherten daß die Eingangsspannung η ein Impuls von 0 Volt Bits gleichzeitig ab. Da die Bits gleichzeitig abgelesen ist, wenn der Flip-Flop eingestellt ist. Die Spannung werden, haben sie dieselbe zeitliche Beziehung wie an der Basis des Transistors 126 wird dann bezüglich 25 beim Speichern. Alle Schräglauf- und andere Zeitder Spannung am Emitter dieses Transistors infolge fehler, die bei der Aufzeichnung und der Wiedergabe des Spannungsabfalles an den Widerständen 130, 132 entstanden sind, werden also kompensiert, negativ. Der Transistor 126 beginnt dadurch zu lei- F i g. 4 zeigt die zeitlichen Beziehungen der SignaleThe in Fig. 5 a shows the timing diagram shown, read the stored in the flip-flops 90 to 95 that the input voltage η a pulse of 0 volt bits simultaneously. Because the bits are read at the same time when the flip-flop is set. The voltage will have the same time relationship as at the base of transistor 126 will then be with respect to 25 when storing. All skew and other times of the voltage at the emitter of this transistor as a result of errors that have arisen when recording and reproducing the voltage drop across resistors 130, 132 are thus compensated, negative. The transistor 126 thereby begins to conduct. 4 shows the time relationships of the signals

ten. Dadurch kann ein Ladestrom durch die Emitter- in den verschiedenen Teilen der in F i g. 3 darge-Kollektor-Strecke des Transistors 126 in den Kon- 30 stellten Schräglaufkompensationseinrichtung und die densator 136 fließen, der diesen Kondensator rasch Lagebeziehungen der Bits und Impulse, die auf den auflädt. Da der Kondensator durch den Emitter- einzelnen Spuren des Magnetbandes gespeichert sind. Basis-Teil des Transistors 126 auf Masse gehalten Die Kurven α bis m zeigen den Verlauf von Signalen, wurde, steigt die Spannung ρ am Kondensator 136 die an den entsprechenden Punkten α bis m in der vom Massepotential aus an, wenn der Transistor 126 35 in Fig. 3 dargestellten Anlage auftreten. Strom zu führen beginnt, d. h., wenn der Flip-Flop90 Fig. 4 zeigt einen Teil eines Magnetbandes 124, th. This allows a charging current to flow through the emitter in the various parts of the circuit shown in FIG. 3 shows the collector path of the transistor 126 in the con-30 presented skew compensation device and the capacitor 136 flow, which this capacitor quickly positional relationships of the bits and pulses that charges on the. Because the capacitor is stored by the emitter- individual tracks of the magnetic tape. Base part of transistor 126 held at ground The curves α to m show the course of signals , if the voltage ρ on the capacitor 136 increases at the corresponding points α to m in from the ground potential when the transistor 126 35 in Fig. 3 system shown occur. Current begins to carry, that is, when the flip-flop 90 Fig. 4 shows part of a magnetic tape 124,

auf dem die Bits von Zeichen in Zeichenspuren gespeichert sind, die mit T₁, T₂ und D₀ bis D. bezeichnet sind. Es soll angenommen werden, daß die Spalt-40 linie der Kopfanordnung senkrecht zu den Rändern des Bandes stehen soll. Infolge von Schräglauffehlern sind die Bits gegenüber der Spaltlinie des Kopfes versetzt, wie F i g. 4 zeigt.on which the bits of characters are stored in character tracks labeled T ₁ , T ₂ and D ₀ through D. Assume that the gap line of the head assembly should be perpendicular to the edges of the tape. As a result of skew errors, the bits are offset from the cleavage line of the head, as shown in FIG. 4 shows.

Ein Zeichen ist zwischen den Zeiten t₀ und t_t geauf +6,5 Volt, nämlich den Klemmpegel, der durch 45 speichert. Das zweite, nächstfolgende Zeichen ist die Diode 140 und ihre Vorspannung bestimmt zwischen den Zeiten I₁ und t₂ gespeichert. Man sieht, wird. daß die Bits des ersten Zeichens in der einen Rich-A sign is between the times t ₀ and t _t at +6.5 volts, namely the clamping level, which is stored by 45. The second, next following character is the diode 140 and its bias voltage determined between the times I ₁ and t ₂ stored. You can see it will. that the bits of the first character in one direction

Beim Rückstellen des Flip-Flops 90 wird der tung und die Bits des zweiten Zeichens in der um-Stromfluß in der Emitter-Kollektor-Strecke des Tran- gekehrten Richtung schräg oder gestaffelt dargestellt sistors 126 gesperrt. Der Kondensator beginnt sich 50 sind. Die entgegengesetzte Schräglage aufeinanderdann durch den Kollektorwiderstand 134 auf eine folgender Zeichen dient nur zur Erläuterung der Spannung von —19,5 Volt zu entladen. Die Entlade- Arbeitsweise der Einrichtung. Normalerweise ändert geschwindigkeit wird durch die Zeitkonstante der aus sich die Schräglage zwischen aufeinanderfolgenden Kondensator 136 und Widerstand 134 bestehenden Zeichen nur wenig. Zuerst wird der Flip-Flop 97 Schaltungsanordnung bestimmt. Wenn der Konden- 55 eingestellt, da das Bit T₂ vom Band zur Zeit t₀ absator 136 so weit entladen ist, daß die an ihm lie- gelesen wird. Die anderen Flip-Flops 90 bis 95 in gende Spannung das Massepotential erreicht, wird den Lesekanälen für die Datenbits D₀ bis D₅ werden der Transistor 128 wieder leitend. Die Ausgangsspan- asynchron eingestellt. In der Zeichnung ist nur die nung q wird dann wieder gleich dem Massepotential. Arbeitsweise der Lesekanäle dargestellt, die den Spu-Es ist ersichtlich, daß die Ausgangsspannung q eine 60 _ren für die Bits O₀ und D₅ entsprechen. Die Arbeitskurze Zeitspanne nach der Rückstellung des Flip- weise der Lesekanäle für die anderen Datenbits verFlops 90 auf Massepotential zurückkehrt. Der Aus- läuft analog und geht aus der Beschreibung der Argangsimpuls des Flip-Flops 90 wird daher auf diese beitsweise der Lesekanäle der Datenbits D₀ und D₅ Weise gestreckt, d.h. in seiner Dauer verlängert. klar hervor. Da das Datenbit D_ri vor dem Datenbit D₀ Eine Verlängerung der Impulsdauer von ungefähr 65 abgelesen wird, wird der Flip-Flop 95 vor dem Flip-1,5 Mikrosekunden ist für die in Fig. 3 dargestellte Flop 90 eingestellt.When the flip-flop 90 is reset, the direction and the bits of the second character in the um current flow in the emitter-collector path of the transistor 126 , shown obliquely or staggered, are blocked. The capacitor starts turning 50. The opposite inclination to one another then through the collector resistor 134 on one of the following characters serves only to explain the voltage of -19.5 volts to discharge. The unloading mode of operation of the facility. Normally the speed is changed only slightly by the time constant of the character consisting of the inclination between successive capacitor 136 and resistor 134. First, the flip-flop 97 circuit arrangement is determined. If the capacitor is set, because the bit T _{2 is} so far discharged from the tape at time t ₀ absator 136 that the value on it is read. The other flip-flops 90 to 95 in low voltage reaches ground potential, the read channels for the data bits D ₀ to D ₅ , the transistor 128 are again conductive. The output chip is set asynchronously. In the drawing, only the voltage q is then again equal to the ground potential. It can be seen that the output voltage q corresponds to a 60 _r en for the bits O ₀ and D _5. The working short period of time after the resetting of the flip mode of the read channels for the other data bits verFlops 90 returns to ground potential. The run-out is analogous and is based on the description of the output pulse of the flip-flop 90 is therefore stretched in this way of the read channels of the data bits D ₀ and D ₅ , ie, its duration is lengthened. clearly. Since the data bit D _ri is read before the data bit D _0, an extension of the pulse duration of approximately 65, the flip-flop 95 is set before the flip-1.5 microsecond is set for the flop 90 shown in FIG.

Anlage zweckmäßig. Die Größe der Verlängerung Die Kurven b, k und h zeigen, daß die Flip-FlopsPlant functional. The size of the extension Curves b, k and h show that the flip-flops

kann durch Änderung der Werte des Widerstands 97, 95 bzw. 90 aufeinanderfolgende Ausgangssignalecan generate successive output signals by changing the values of the resistor 97, 95 or 90

rückgestellt wird. Die Spannung am Kondensator 136
steigt rasch auf etwa 6,5 Volt, nämlich die Spannung,
auf der der Emitter des Transistors 126 gehalten
wird.is reset. The voltage across capacitor 136
rises rapidly to about 6.5 volts, namely the voltage,
on which the emitter of transistor 126 is held
will.

Sobald sich der Kondensator 136 auf eine positive
Spannung auflädt, wird der Stromfluß durch den
NPN-Transistor 128 gesperrt. Die Ausgangsspannung q am Kollektor des Transistors 138 steigt dannOnce the capacitor 136 is on a positive
Voltage charges, the current will flow through the
NPN transistor 128 blocked. The output voltage q at the collector of transistor 138 then increases

liefern, wenn sie durch die Bits T₂, D₅ bzw. D₀ eingestellt werden. Am Ende der Schräglaufperiode wird das Zeitbit T₁, das ebenfalls im ersten Zeichen enthalten ist, vom Band abgelesen und stellt den Flip-Flop 96 ein. Wenn die Flip-Flops 96 und 97 beide eingestellt sind, liefert die UND-Stufe 100 das in der Kurve c dargestellte Ausgangssignal. Die Vorderflanke des Ausgangssignals der UND-Stufe 100 tritt am Ausgang der Verzögerungsschaltung 102 verzögert auf, wie die Kurve d zeigt. Die Vorder- xo flanke des verzögerten Ausgangssignals löst den Multivibrator 104 aus, der einen Taktgeberimpuls erzeugt, der in der Kurve e dargestellt ist. Die Ausgangssignale der UND-Stufe 100 und der Flip-Flops 90 bis 95 durchlaufen die Integrierschaltungen 106 und 110 bis 115. Die an den Ausgängen der Integrierschaltungen 106, 110 und 115 auftretenden Spannungen sind in den Kurven /, ζ und Z dargestellt. Der Taktgeberimpuls stellt die Flip-Flops zurück, so daß die Ausgangssignale der Flip-Flops eine kurze Zeit nach dem Auftreten des Taktgeberimpulses enden. Die Ausgangssignale der Flip-Flops und der UND-Stufe 100 bleiben jedoch an den Ausgängen der Integrierschaltungen 106, 110 und 115 (Kurven /, i bzw. I) erhalten. Die UND-Stufen 116 bis 121 werden durch den Taktgeberimpuls zur selben Zeit aufgetastet, wie die Flip-Flops 90 bis 97 zurückgestellt werden. Durch die Integrierschaltungen wird gewährleistet, daß die Ausgangssignale der Flip-Flops an den Eingängen der UND-Stufen 116 bis 121 auch dann noch vorhanden sind, wenn die Flip-Flops 90 bis 97 zurückgestellt werden, bevor die UND-Stufen 116 bis 121 in Tätigkeit treten und ihre diesbezüglichen Ausgangssignale liefern. Statt nacheinander können die Flip-Flops 90 bis 97 also gleichzeitig rückgestellt, und die Datenbits können gleichzeitig an die Rechen- oder Datenverarbeitungsanlage herausgelesen werden. Hierdurch kann die Arbeitsgeschwindigkeit der Anlage erhöht werden. Die Flip-Flops können unmittelbar nach ihrer Rückstellung die Bits des zweiten Zeichens speichern.if they are set by bits T ₂ , D ₅ or D ₀ . At the end of the skew period, the time bit T ₁ , which is also contained in the first character, is read from the tape and sets the flip-flop 96. When the flip-flops 96 and 97 are both set, the AND stage 100 provides the output signal shown in curve c. The leading edge of the output signal of the AND stage 100 occurs with a delay at the output of the delay circuit 102, as curve d shows. The leading edge xo of the delayed output signal triggers the multivibrator 104, which generates a clock pulse, which is shown in curve e . The output signals of the AND stage 100 and the flip-flops 90 to 95 pass through the integrating circuits 106 and 110 to 115. The voltages occurring at the outputs of the integrating circuits 106, 110 and 115 are shown in curves /, ζ and Z. The clock pulse resets the flip-flops so that the output signals of the flip-flops end a short time after the occurrence of the clock pulse. However, the output signals of the flip-flops and the AND stage 100 are retained at the outputs of the integrating circuits 106, 110 and 115 (curves /, i and I , respectively). The AND stages 116 to 121 are gated on by the clock pulse at the same time as the flip-flops 90 to 97 are reset. The integrating circuits ensure that the output signals of the flip-flops at the inputs of the AND stages 116 to 121 are still present when the flip-flops 90 to 97 are reset before the AND stages 116 to 121 are activated step and deliver their related output signals. Instead of one after the other, the flip-flops 90 to 97 can therefore be reset at the same time, and the data bits can be read out to the computing or data processing system at the same time. This can increase the operating speed of the system. The flip-flops can store the bits of the second character immediately after they have been reset.

Das zweite Zeichen wird fast unmittelbar nach der Schräglaufperiode des ersten Zeichens gespeichert. Auf jeden Fall wird genügend Zeit und Raum auf dem Band zwischen den Zeichen vorgesehen, um auch den ungünstigsten Bedingungen beim Schräglauf Rechnung zu tragen. Es wird jedoch wenig mehr Platz benötigt, als durch die ungünstigsten Schräglauffehler notwendig ist, da auch die ungünstigsten Schräglaufbedingungen durch die Einrichtung gemäß der Erfindung genau gemessen und kompensiert werden.The second character is stored almost immediately after the first character's skew period. In any case, enough time and space is provided on the tape between the characters to to take into account even the most unfavorable conditions when running at an angle. But there is little more Requires space than is necessary due to the most unfavorable skew errors, since also the most unfavorable Skew conditions are accurately measured and compensated for by the device according to the invention will.

Claims

Patent claims:

1. Arrangement for skew compensation on a multi-track magnetic tape machine for digital signals, which can be controlled by reference signals which are recorded on two tracks adjacent to the tape edges when stored and played back from these edge tracks when played back, and a buffer for temporary storage of the played signals contains, characterized by a circuit arrangement (100, 104) which simultaneously terminates _{the intermediate storage of all signals when the later occurring reference signals from the two edge tracks (T 1} , T ₂ ) arrive.

2. Arrangement according to claim 1, characterized in that each track has its own storage stage (90 to 97) is assigned, which is able to store a single played signal.

3. Arrangement according to claim 2, characterized in that the memory stages (90 to 97) each contain a flip-flop and that all flip-flops by the end of the intermediate storage Signal can be reset at the same time.

4. Arrangement according to claim 2 or 3, characterized in that the memory stages (90 to 95) which are assigned to the data tracks (D ₀ to D ₅ _{) lying between the edge tracks (T 1} , T _{2), each via a waste} The circuit arrangement (110 to 115) delaying the output level of the relevant memory stage are connected to a gate circuit (116 to 121) which can be switched on at the same time as the memory stages are reset.

5. Arrangement according to claim 4, characterized in that the decrease in the output signal level delaying circuit arrangements (110 to 115) are integrating stages.

6. Arrangement according to one of the preceding claims, characterized in that the circuit arrangement which supplies the signal terminating the buffering of the played signals contains an AND gate (100) connected _{to the interrogation channels for the two edge tracks (T 1} , T ₀₎ .

7. Arrangement according to claim 6, characterized in that the output of the AND gate via a delay stage (102) and a monostable multivibrator (104) to the reset inputs of the storage stages (90 to 97) and the key inputs of the gates (116 to 121) are connected is.

1 sheet of drawings