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DE2042644B2 - Diode matrix circuit arrangement - Google Patents
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DE2042644B2 - Diode matrix circuit arrangement - Google Patents

Diode matrix circuit arrangement

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DE2042644B2
DE2042644B2 DE19702042644 DE2042644A DE2042644B2 DE 2042644 B2 DE2042644 B2 DE 2042644B2 DE 19702042644 DE19702042644 DE 19702042644 DE 2042644 A DE2042644 A DE 2042644A DE 2042644 B2 DE2042644 B2 DE 2042644B2
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Description

sistor (T2) enthält, dessen Emitter an dem Be- Schaltungsanordnung bekannt ist (DT-AS 1051944), zugspotential liegt, dessen Kollektor mit dem bei der die Matrix-Dioden eine UND-Schaltung bilanderen Ende des Lastwiderstandes (R) und des- den, die einen Lastwiderstand enthält, dessen eines sen Basis über eine als Schwellwertdiode für die 5° Ende an einem konstanten Spannungspotential liegt, Schaltspannungen dienende Z-Diode (Z2) und das die gleiche Polarität gegenüber der Bezugsspaneinen mit dieser in Serie liegenden Schutzwider- nung wie die Schaltspannungen hat, und dessen anstand (R2) mit der entsprechenden Ausgabelei- deres Ende mit der entsprechenden Ausgabeleitung tung (v) verbunden ist. verbunden ist. Mit den UND-Schaltungen sind jeweilssistor (T 2 ) , the emitter of which is known to the circuit arrangement (DT-AS 1051944), is pulling potential, the collector of which is connected to the end of the load resistor (R) and the other end of the load resistor (R) and the other end of the matrix diodes. the one that contains a load resistor, one of which is based on a threshold diode for the 5 ° end at a constant voltage potential, switching voltages serving Z-diode (Z 2 ) and the same polarity compared to the reference voltage with this protective resistor in series. voltage as the switching voltages, and whose distance (R 2 ) is connected to the corresponding output line, the end of which is connected to the corresponding output line (v). connected is. With the AND circuits are respectively

5. Anordnung nach Anspruch 1, dadurch ge- 55 ODER-Schaltungen in Reihe geschaltet,
kennzeichnet, daß der dritte Inverter einen Tran- Zur Ausgestaltung der Erfindung sind noch folsistor (T3) enthält, dessen Emitter an dem Be- gende Maßnahmen vorgesehen:5. Arrangement according to claim 1, characterized in that 55 OR circuits are connected in series,
indicates that the third inverter contains a tran- To the embodiment of the invention there are still folsistor (T 3 ), the emitter of which is provided at the following measures:

zugspotential liegt, dessen Kollektor über einen Diejenigen Matrix-Dioden, die bezüglich dertraction potential is, the collector of which has a matrix diodes that are related to the

Widerstand (A3) an dem konstanten Spannungs- Schaltspannungen auf den mit ihnen verbundenen potential liegt und dessen Basis mit dem Ausgang 60 Eingabeleitungen in Durchlaßrichtung gepolt sind, des ersten Inverters (T1, Z1, R1) über eine ent- sind mit Schutzwiderständen in Serie geschaltet,
sprechend gepolte Diode (D3) verbunden ist. Der erste Inverter enthält einen Transistor, dessenResistor (A 3 ) at the constant voltage switching voltages at the potential connected to them and whose base with the output 60 input lines are polarized in the forward direction, of the first inverter (T 1 , Z 1 , R 1 ) via an ent- are with Protective resistors connected in series,
speaking polarized diode (D 3 ) is connected. The first inverter contains a transistor whose

6. Anordnung nach einem der vorhergehenden Emitter an dem Bezugspotential liegt, dessen KoI-Ansprüche, dadurch gekennzeichnet, daß die lektor über einen Widerstand an dem konstanten Matrix-Dioden (DA, DB, Dc, D0) als Verbin- 65 Spannungspotential liegt und dessen Basis mit dem dungsstecker ausgebildet sind. anderen Ende des Lastwiderstandes über eine als6. Arrangement according to one of the preceding emitters at the reference potential, the KoI claims, characterized in that the lektor via a resistor on the constant matrix diodes (D A , D B , D c , D 0 ) as a connec- 65 Voltage potential is and its base is formed with the connection plug. other end of the load resistance via a than

Schwellwertdiode für die Schaltspannungen dienende Zener-Diode verbunden ist.Threshold diode for the switching voltages serving Zener diode is connected.

Der zweite Inverter enthält einen Transistor, dessen Emitter an dem Bezugspotential liegt, dessen Kollektor mit dem anderen Ende des Lastwiderstaudes verbunden ist und dessen Basis über eine als Schwellwertdiode für die Schaltspannungen dienende Z-Diode und einen mit dieser in Serie liegenden Schutzwiderstand mit der entsprechenden Ausgabeleitung verbunden istThe second inverter contains a transistor whose emitter is connected to the reference potential, whose collector is connected to the other end of the load resistance and its base via a threshold diode for the switching voltages serving Zener diode and a protective resistor in series with it is connected to the corresponding output line

Der dritte Inverter enthält einen Transistor, dessen Emitter an dem Bezugspotential liegt, dessen KoI-lektor über einen Widerstand an dem konstanten Spannungspotential liegt und dessen Basis mit dem Ausgang des ersten Inverters über eine entsprechend gepolte Diode verbunden ist.The third inverter contains a transistor, the emitter of which is connected to the reference potential, whose KoI-lektor is connected to the constant voltage potential via a resistor and its base with the The output of the first inverter is connected via a correspondingly polarized diode.

Die Matrix-Dioden sind als Verbindungsstecker ausgebildet.The matrix diodes are designed as connecting plugs.

Nachfolgend wird die Erfindung an Hand der Zeichnungen näher erläutert. Es zeigenThe invention is explained in more detail below with reference to the drawings. Show it

F i g. 1 und 2 zwei Anordnungen zur Bildung von Funktionen, F i g. 3 die erfindungsgemäße Anordnung.F i g. 1 and 2 two arrangements for the formation of Functions, F i g. 3 the arrangement according to the invention.

In F i g. 1 nehmen Eingabeleitungen a, b der Matrix an ihren Eingängen e Informationen A, B auf. Jede Eingabeleitung ist durch einen mit einer Diode Da, Db versehenen Verbindungsstecker mit einer Ausgabeleitung ν verbunden, welche an den Ausgang F der Matrix und an einen Lastwiderstand R angeschlossen ist. Der Ausgang F liefert das logische Ergebnis F = A-B (UND-Funktion) an einen als Inverter geschalteten Halbleiter N. Dieser lieiert dasIn Fig. 1 input lines a, b of the matrix receive information A, B at their inputs e . Each input line is connected to an output line ν, which is connected to the output F of the matrix and to a load resistor R , by a connector provided with a diode Da, D b . The output F delivers the logical result F = AB (AND function) to a semiconductor N connected as an inverter

Ergebnis Result

S1= ~Ä7E. S 1 = ~ Ä7E.

In F i g. 2 nehmen die Eingabeleitungen c, d Informationen C, D auf. Jede Eingabeleitung ist durch eine Diode Dc, D0, die in entgegengesetztem Sinne geschaltet sind wie die Dioden D4, DB in Fig. 1, mit der Ausgabeleitung ν verbunden und an den Ausgang G der Matrix geführt. Dieser Ausgang G liefert das logische Ergebnis G == C 4- D (ODER-Funktion) und führt es einem als Inverter geschalteten Halbleiter N zu. Dieser liefert das ErgebnisIn Fig. 2, the input lines c, d receive information C, D. Each input line is connected to the output line ν through a diode D c , D 0 , which are connected in the opposite sense as the diodes D 4 , D B in FIG. 1, and are routed to the output G of the matrix. This output G delivers the logical result G == C 4- D (OR function) and feeds it to a semiconductor N connected as an inverter. This provides the result

S2 = CTU = C7ZJS 2 = CTU = C 7 ZJ

(nach dem Satz von Morgan).(according to Morgan's theorem).

F i g. 3 zeigt die Kombination der Eingabeleitungen a, b, c, d nach den F i g. 1 und 2, wobei an die Ausgabeleitung ν im Punkt H über eine Diode D1 ein erster Inverter T1, Z1, R1 und über einen Widerstand R2 ein zweiter Inverter Γ,, Z2, R2 angeschlossen ist, dessen Ausgang ebenfalls mit dem Eingang des ersten Inverters verbunden ist. Dem ersten Inverter ist ein dritter Inverter T3, D3, R3 nachgeschaltet.F i g. 3 shows the combination of the input lines a, b, c, d according to FIGS. 1 and 2, with a first inverter T 1 , Z 1 , R 1 being connected to the output line ν at point H via a diode D 1 and a second inverter Γ ,, Z 2 , R 2 , the output of which is connected via a resistor R 2 is also connected to the input of the first inverter. A third inverter T 3 , D 3 , R 3 is connected downstream of the first inverter.

Der erste Inverter besteht aus einem Transistor T1, einer Z-Diode Z1 und einem Arbeitswiderstand R1. Unter der Voraussetzung, daß die Verbindung K-L unterbrochen ist, ergibt sich der Fall der F i g. 1 (die Informationen C und D ergeben keine logische Wirkung), nämlichThe first inverter consists of a transistor T 1 , a Zener diode Z 1 and a load resistor R 1 . Assuming that the connection KL is interrupted, the case of FIG. 1 (the information C and D do not result in a logical effect), namely

der aus einem Transistor T,, einer Z-Diode Z, und einem Widerstand Λ, besteht. Nun ergibt sichwhich consists of a transistor T ,, a Zener diode Z, and a resistor Λ. Well it arises

Um die Arbeitsweise der in Fig. 3 schematisch angedeuteten Anordnung besser zu erläutern, werden drei Fälle betrachtet:To the operation of the in Fig. 3 schematically To better explain the indicated arrangement, three cases are considered:

!.Fall!.Case

Annahme!Adoption!

A = U B=U C=U D = O.A = U B = U C = U D = O.

Die Gruppe DA, DB, D1, R sucht als UND-Schaltung zu arbeiten und ergibt H = I (D = O gibt keine Wirkung).The group D A , D B , D 1 , R tries to work as an AND circuit and results in H = I (D = O has no effect).

Da aber C = I, wird der Transistor T2 (im Sättigungszustand) leitend über Rc, Dc, R2, Z2. Der Punkt M zeigt »0«, weshalbBut since C = I, the transistor T 2 (in the saturation state) becomes conductive via R c , D c , R 2 , Z 2 . The point M shows "0" why

Annahme:Adoption:

= 1.= 1.

2. Fall2nd case

C = O; D = O;
A = U B = O.C = O; D = O;
A = U B = O.

Da C und D »0« sind, ist der Transistor T2 gesperrt, was zu S2 = 1 führen könnte (da A = I keine Wirkung ergibt). Da aber B = O, ergibt sich ein Strom über R, D1, D8, der den Punkt M auf »0« hält. DaherSince C and D are "0", transistor T 2 is blocked, which could lead to S 2 = 1 (since A = I has no effect). But since B = O, there is a current through R, D 1 , D 8 , which keeps point M at "0". Therefore

Annahme:Adoption:

S1=I.
3. FallS 1 = I.
3. Case

A = I; S=I;
C=O; D = O. A = I; S = I;
C = O; D = O.

Da C und D »0« sind, ist der Transistor T2 gesperrt. Da andererseits A und B »1« ist, kann kein Strom in R, D1 nach DA oder DB fließen. Infolgedessen leitet der Transistor T1 über den Widerstand R und die Z-Diode Z1, und sein Basisstrom führt an dem Punkt M zu einem unter der Z-Spannung an der Z-Diode Z0 liegenden Potential, so daß in der Diode D1 kein Strom fließt. Da der Transistor T1 (im Sättigungszustand) leitet, ist S1 = 0.Since C and D are "0", transistor T 2 is blocked. On the other hand, since A and B are "1", no current can flow in R, D 1 to D A or D B. As a result, the transistor T 1 conducts via the resistor R and the Zener diode Z 1 , and its base current leads at the point M to a potential below the Z voltage at the Zener diode Z 0 , so that in the diode D 1 no electricity flows. Since the transistor T 1 conducts (in the saturation state), S 1 = 0.

Da der Ausgang S1 des Transistors T1 über eine Diode D3 mit einem Transistor T3 mit Arbeitswiderstand R3 und Ausgang S3 verbunden ist, geht das letztere Ergebnis über inSince the output S 1 of the transistor T 1 is connected via a diode D 3 to a transistor T 3 with an operating resistor R 3 and output S 3 , the latter result goes into

dennbecause

Unter der Voraussetzung, daß bei geschlossener Verbindung K-L die Verbindungen M-N und P-Q unterbrochen sind, ergibt sich der Fall der F i g. 2 (abgesehen von der Diode D1, deren Bedeutung weiter unten erörtert wird und die jetzt keinen Einfluß ausübt). Es ist jetzt nur der zweite Inverter wirksam, aus
ausAssuming that the connections MN and PQ are interrupted when the connection KL is closed, the case in FIG. 2 (apart from the diode D 1 , the meaning of which is discussed further below and which now has no influence). Only the second inverter is now effective, off
the end

= X-BCZJ == X-BCZJ =

C = O folgt C=I,
D = O folgt ZJ = 1.C = O follows C = I,
D = O follows ZJ = 1.

Demnach ergibt sichSo it results

In diesem Ergebnis erscheinen die Informationen CThe information C appears in this result

und ZJ, die von der Matrix nicht ausgegeben worden sind.and ZJ that have not been output by the matrix.

Ein Widerstand Rc ergibt die Strombegrenzung, wenn C = 1 und A = 0 (oder B = 0).A resistor R c gives the current limitation when C = 1 and A = 0 (or B = 0).

Läßt man T2, Z2 und R2 fort, so bleibt eine übliche Auswerteschaltung, die eine Einspeisung der Informationen C und 25 in die Matrix erfordert hai das ErgebnisIf T 2 , Z 2 and R 2 are left out, a conventional evaluation circuit remains, which requires the information C and 25 to be fed into the matrix for the result

S1 = AB Γ-Ό zu erhalten. Die Einspeisung der Informatic und D in die Matrix reicht dann nicht aus. S 1 = AB Γ-Ό to get. Feeding the Informatic and D into the matrix is then not sufficient.

Hierzu 1 Blatt Zeichnungen1 sheet of drawings

Claims (4)

Die Erfindung bezieht sich auf eine Diodenmatrix-Patentansprüche: Schaltungsanordnung mit einer Vielzahl von Eingabeleitungen, denen als Informationen digitale Schalt-The invention relates to a diode matrix patent claims: circuit arrangement with a large number of input lines, which are digital switching 1. Diodeninatrix-SchaUungsanordnung mit einer spannungen mit einer vorbestimmten Polarität gegen-Vielzahl von Eingabeleitungen, denen als Infor- 5 über einer Bezugsspaauung zugeführt werden, mit jnationen digitale Schaltspannungen mit einer einer Vielzahl von Ausgabeleitungen, die wahlweise Vorbestimmten Polarität gegenüber einer Bezugs- durch Dioden verknüpfbar sind, und mit einer Ausspannung zugeführt werden, mit einer Vielzahl werteschaltung für jede Ausgabeleitung.1. Diode matrix circuit arrangement with a voltage with a predetermined polarity against-multiplicity of input lines, which are fed as information 5 via a reference pairing, with jnations digital switching voltages with a variety of output lines that can be selected Predetermined polarity can be linked to a reference by means of diodes, and to a relaxation are supplied, with a large number of value circuits for each output line. von Ausgabeleitungen, die wahlweise durch Di- Eine derartige Diodenmatrix-Schaltungsanordnungof output lines, optionally through di- Such a diode matrix circuit arrangement öden verknüpfbar sind, und mit einer Auswerte- io ist durch die DT-AS 1 256 301 bekannt. Bei dieser Schaltung für jede Ausgabeleitung, dadurch Diodenmatrix-Schaltungsanordnung sind jeweils zwei gekennzeichnet, daß jede Auswerteschal- Eingabeleitungen zu einem Leitungspaar zusammentung einen Lastwiderstand (R) enthält, dessen gefaßt Die eine Leitung überträgt die nichtinversen eines Ende an einem konstanten Spannungs- Informationen, und die andere Leitung überträgt die potential liegt, das die gleiche Polarität gegen- 15 inversen Informationen, die gesondert in einem Einüber der Bezugsspannung wie die Schaltspannun- gabeschaltungsteil gebildet und der entsprechenden gen hat, laid dessen anderes Ende über eine be- Leitung zugefühit werden.Oden can be linked, and with an evaluation io is known from DT-AS 1 256 301. In this circuit for each output line, characterized by a diode matrix circuit arrangement, two each are characterized in that each evaluation switch input line contains a load resistor (R) to form a line pair, the one line of which transmits the non-inverse of one end to a constant voltage information, and the other line transmits the potential that has the same polarity as opposed to inverse information that is separately formed in a one over the reference voltage such as the switching voltage circuit part and the corresponding gene, the other end of which is fed via a line. zügiich der Schaltspannungen in Sperrichtung Der Erfindung liegt die Aufgabe zugrunde, dieZügiich the switching voltages in the reverse direction The invention is based on the object gepolte Diode (D1) mit der entsprechenden Aus- Zahl der Eingangsleitungen zu reduzieren, ohne daß gabeleitung (v) verbunden ist, daß mit dem an- »o die Funktionsfähigkeit der Anordnung darunter Heren Ende des Lastwiderstandes (R) der Eingang leidet.polarized diode (D 1 ) with the corresponding number of input lines to reduce without the fork line (v) is connected, that with the other end of the load resistance (R) the input suffers. eines ersten Inverters (T1, Z1, R1) verbunden ist, Diese Aufgabe wird bei einer Anordnung der ein-of a first inverter (T 1 , Z 1 , R 1 ) is connected, this task is performed with an arrangement of the dem ein dritter Inverter (Γ3, D3, R3) nachgeschal- gangs genannten Art erfindungsgemäß dadurch gelöst, tet ist, daß mit der Ausgabeleitung (v) der Ein- daß jede Auswerteschaltung einen Lastwiderstand gang eines zweiten Inverters (T2, R2, Z2) verbun- 25 enthält, dessen eines Ende an einem konstanten den ist, dessen Ausgang mit dem Eingang des Spannungspotential liegt, das die gleiche Polarität ersten Inverters (T1, Z1, R1) verbunden ist, und gegenüber der Bezugsspannung wie die Schaltspandaß die Matrix-Dioden (DA, DB, Dc, D0) wahl- nungen hat, und dessen anderes Ende über eine beweise umpolbar sindA züglich der Schaltspannungen in Sperrichtung gepolteto which a third inverter (Γ 3 , D 3 , R 3 ) is achieved in accordance with the invention in that with the output line (v) of the input that each evaluation circuit has a load resistance output of a second inverter (T 2 , R 2 , Z 2 ) , one end of which is connected to a constant, the output of which is connected to the input of the voltage potential that is connected to the same polarity of the first inverter (T 1 , Z 1 , R 1 ) , and opposite the Reference voltage such as the switching span that the matrix diodes (D A , D B , D c , D 0 ) has options, and the other end of which can be reversed via a polarity proof A plus the switching voltages are polarized in the reverse direction 2. Anordnung nach Anspruch 1, dadurch ge- 30 Diode mit der entsprechenden Ausgabeleitung verkennzeichnet, daß diejenigen Matrix-Dioden (Dt, bunden ist, daß mit dem anderen Ende des Last- D1,), die bezüglich der Schaltspannungen auf den Widerstandes der Eingang eines ersten Inverters vermit ihnen verbundenen Eingabeleitungen (c, d) bunden ist, dem ein dritter Inverter nachgeschaltet in Durchlaßrichtung gepolt sind, mit Schutzwider- ist, daß mit der Ausgabeleitung der Eingang eines ständen (Rc, R0) in Serie geschaltet sind. 35 zweiten Inverters verbunden ist, dessen Ausgang mit2. Arrangement according to claim 1, characterized in that the matrix diodes (D t , that is connected to the other end of the load D 1 ), which are related to the switching voltages on the resistor , are identified by the corresponding output line the input of a first inverter is connected to the input lines (c, d) connected to them, a third inverter connected downstream is polarized in the forward direction, with a protective resistor that the input of a stand (R c , R 0 ) is connected in series with the output line are. 35 is connected to the second inverter, the output of which is connected to 3. Anordnung nach Anspruch 1, dadurch ge- dem Eingang des ersten Inverters verbunden ist, und kennzeichnet, daß der erste Inverter einen Tran- daß die Matrix-Dioden wahlweise umpolbar sind,
sistor (Tx) enthält, dessen Emitter an dem Bezugs- Durch diese Maßnahmen wird erreicht, daß jeweils potential liegt, dessen Kollektor über einen Wider- statt eines Paares eine einzige Eingabeleitung verstand (R1) an dem konstanten Spannungspotential 4° wendet werden kann. Die inversen Informationen liegt und dessen Basis mit dem anderen Ende werden durch entsprechende Polung der Matrixdes Lastwiderstandes (R) über eine als Schwell- Dioden und durch die erfindungsgemäße Modifiziewertdiode für die Schaltspannungen dienende rung der Auswerteschaltungen gebildet. Dadurch ist Z-Diode (Z1) verbunden ist. die Herstellung der Anordnung nicht nur einfacher,3. Arrangement according to claim 1, characterized in that the input of the first inverter is connected, and indicates that the first inverter has a tran- that the matrix diodes can be optionally reversed,
sistor (T x ) , the emitter of which is connected to the reference By these measures it is achieved that there is potential in each case, the collector of which is understood via a resistor instead of a pair a single input line (R 1 ) can be turned to the constant voltage potential 4 ° . The inverse information lies and its basis with the other end is formed by corresponding polarization of the matrix of the load resistor (R) via a change in the evaluation circuits serving as threshold diodes and by the modification value diode according to the invention for the switching voltages. As a result, the Zener diode (Z 1 ) is connected. making the arrangement not only easier, 4. Anordnung nach Anspruch 1, dadurch ge- 45 sondern auch billiger.4. Arrangement according to claim 1, characterized by 45 but also cheaper. kennzeichnet, daß der zweite Inverter einen Tran- Es soll bemerkt weiden, daß eine Diodenmatrix-indicates that the second inverter has a tran- It should be noted that a diode matrix
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