DE2155802B2

DE2155802B2 - Monolithically integrated storage array

Info

Publication number: DE2155802B2
Application number: DE19712155802
Authority: DE
Inventors: Knut Dipl.-Ing. 7031 Gaertringen Najmann
Original assignee: IBM Deutschland GmbH
Current assignee: IBM Deutschland GmbH
Priority date: 1971-11-10
Filing date: 1971-11-10
Publication date: 1975-12-18
Also published as: DE2155802A1; GB1402927A; JPS4857556A; IT1012520B; JPS5238701B2; FR2159534B2; FR2159534A2

Description

2. Monolithisch integrierte Speicheranordnung sollen.2. Monolithically integrated storage array should.

nach Anspruch 1, dadurch gekennzeichnet, daß 30 Die Integrationsdichte und damit die Verlustlei-according to claim 1, characterized in that 30 the integration density and thus the loss line

als Begrenzerschaltung an die Basis des Treiber- stung bei derartigen Speicheranordnungen wird wei-as a limiter circuit to the base of the driver power in such memory arrangements,

Transistors (Γ20) ein Ableitwiderstand (Λ26) terhin gesteigert, wenn die peripheren Schaltkreise,Transistor (Γ20) a leakage resistance (Λ26) is increased when the peripheral circuits,

angeschlossen ist, über den die Leckströme der in nämlich die Decodier- und Adressierschaltungen, dieis connected, through which the leakage currents in namely the decoding and addressing circuits that

Sperrichtung betriebenen Eingangsdioden des To- zu einer Speichereinheit gehören, auf demselbenReverse-direction operated input diodes of the To- belong to a storage unit on the same

res (T 101) von der Basis des Treiber-Transistors 35 Halbleiterchip untergebracht werden wie die Spei-res (T 101) from the base of the driver transistor 35 semiconductor chip can be accommodated like the memory

(T 20) ableitbar sind. cherzellen selbst. Für solche Speicheranordnungen (T 20) can be derived. memory cells themselves. For such memory arrangements

3. Monolithisch integrierte Speicheranordnung wurden Mehrpegel-Stromversorgungen nicht nur für nach Anspruch 2, dadurch gekennzeichnet, daß die Speicherzellen selbst, sondern auch für die periphebei einer Mehrzahl paralleler Leitungs-Adressier- ren Schaltkreise entwickelt, wobei die peripheren schaltungen (38) nur ein gemeinsamer Selektions- 40 Schaltkreise im Ruhezustand ebenfalls auf einem Transistor (T 21) vorgesehen ist, der jeweils über niederen Pegel oder völlig spannungsfrei gehalten einen Entkopplungswiderstand (R 24) mit der werden. Ein solches System ist bereits in der deut-Basis jedes Treiber-Transistors (Γ20) verbunden sehen Offenlegungsschrift 20 01 697 beschrieben.3. Monolithically integrated memory arrangement, multi-level power supplies were developed not only for according to claim 2, characterized in that the memory cells themselves, but also for the peripheral circuits of a plurality of parallel line addressing circuits, the peripheral circuits (38) only having a common one 40 selection circuits in the idle state is also provided on a transistor (T 21), which is held at a low level or completely voltage-free with a decoupling resistor (R 24). Such a system is already connected in the German base of each driver transistor (Γ20) see published patent application 20 01 697 described.

ist und daß für sämtliche Leitungs-Adressierschal- In der DT-PS 21 46 905 ist bereits eine integrierteis and that for all line addressing scarf In the DT-PS 21 46 905 is already an integrated

tungen (38) ein gemeinsamer Ableitwiderstand 45 Speicheranordnung vorgeschlagen worden, in der so- (R 26) am gemeinsamen Knotenpunkt der Ent- wohl die Speicherzellen selbst als auch die zugehörikopplungswiderstände (R 24) angeordnet ist. gen Adressier- und Decodierschaltungen eine Stromlines (38) a common leakage resistance 45 memory arrangement has been proposed in which (R 26) the memory cells themselves and the associated coupling resistors (R 24) are arranged at the common node of the Ent- well. gen addressing and decoding circuits a stream

versorgung mit mehreren Pegeln haben. Dabei sind die Mehipegel-Stromversorgungen für die peripherenhave a multi-level supply. The multi-level power supplies are for the peripheral ones

50 Schaltkreise und die Speicherzellen optimal aufeinander abgestimmt, damit die Gesamtanordnung möglichst schnell arbeitet. Zu diesem Zweck ist diese An-50 circuits and the memory cells optimally matched to one another, so that the overall arrangement is as possible works fast. For this purpose, this

Die Erfindung bezieht sich auf eine monolithisch Ordnung dadurch gekennzeichnet, daß die Auswahlintegrierte Speicheranordnung mit Zweipegelstrom- schaltungsanordnung aus mehreren Leitungsadreßversorgung und mit matrixförmig angeordneten Spei- 55 schaltungen besteht, die derart aufgebaut sind, daß sie cherzellen mit einer Schaltungsanordnung zum Er- ein Tor enthalten, welches so gesteuert ist, daß einerzeugen von Impulsen bestimmter Pegel sowie mit seits bereits vor Beginn eines Zugriffs auf eine Speieiner Auswahlschaitungsanordnung zum Anlegen die- cherzelle seine Eingänge mit Datenimpulsen beaufser Impulse an eine bestimmte Matrixleitung, wobei schlagt und bis nach Beendigung des Zugriffs aufdie Auswahlschaitungsanordnung mehrere Leitungs- 60 rechterhalten werden, und daß andererseits bei einem Adressierschaltungen enthält, die jeweils aus im Ruhe- Zugriff die Impulse bestimmten Pegels dann an die zustand in Sperrichtung betriebenen, ein Tor bilden- Speicherzellen einer ausgewählten Matrixleitung geden und gemeinsam an die Basis eines Treiber-Tran- legt werden, wenn das Tor sowohl mit Datenimpulsen sistors geführten Eingangsdioden und aus einem mit als auch über einen Anschluß mit einem von Matrixseiner aktiven Strecke an die Basis des Treiber-Tran- 65 leitungsauswahlimpulsen gesteuerten Leitsignal beaufsistors angeschlossenen Selektions-Transistor beste- schlagt ist, und daß die Auswahlschaitungsanordnung hen und durch gleichzeitige Zufuhr entsprechender ferner aus einer Decodierschaltung besteht, die derart Adreßsignale an den Eingangsdioden und eines Pe- aufgebaut ist, daC sie Echt-Komplement-GeneratorenThe invention relates to a monolithic order, characterized in that the selection is integrated Memory arrangement with two-level current circuit arrangement comprising a plurality of line address supplies and with storage circuits arranged in the form of a matrix, which are constructed in such a way that they cherzellen with a circuit arrangement for the Er- contain a gate, which is controlled so that a generate of impulses of certain levels as well as on the one hand before the beginning of an access to a Speieiner Selector circuit arrangement for applying the cher cell its inputs with data pulses Pulses to a specific matrix line, with beating and until after access to the Selector circuit arrangement several line 60 can be obtained on the right, and that on the other hand with one Contains addressing circuits, each from the idle access the pulses of a certain level then to the state operated in the reverse direction, forming a gate memory cells of a selected matrix line and be put together to the base of a driver tran- if the gate is both with data pulses sistors led input diodes and from a with as well as via a connection with one of the matrix active path to the base of the driver trans- 65 line selection pulses controlled control signal beaufsistor connected selection transistor is best suggested, and that the selection circuit arrangement hen and by the simultaneous supply of corresponding also consists of a decoding circuit which is in such a way Address signals at the input diodes and a PE is built up because they are true complement generators

enthält, die so ausgebildet sind, daß die bereits vor dem Anlegen eines A"-Wahlimpulses an 'Jen Signaleingängen liegenden Datenimpulse an den Ausgangsklemmen diesen entsprechende und driu komplementäre Impulse bilden, mit welchen über eine Dekodierverbindungsschaltung alle Tore beaufschlagt werden, und daß bei Anlegen des A'-Wahlimpulses dann aur das ausgewählte Tor mit diesen Datenimpulsen beaufschlagt bleibt, die nicht ausgewählten Tore jedoch abgeschaltet werden.contains, which are designed so that the already before the application of an A "-wahlimpuls to 'Jen signal inputs lying data pulses at the output terminals these corresponding and three complementary Form pulses with which via a decoder connection circuit all gates are acted upon, and that when the A 'dialing pulse is applied then aur the selected gate remains supplied with these data pulses, but the unselected gates be switched off.

Ein Nachteil dieser Anordnung besteht noch darin, daß die verwendeten, auf einen Treiber-Transistor arbeitenden Tore auch im Ruhezustand einen Leisiungsverbrauch aufweisen. Diese Tore bestehen aus einer Anzahl von die Eingänge bildenden, im Ruhezustand gesperrten Dioden, die gemeinsam auf die Basis des Treiber-Transistors geführt sind. Da der Treiber-Transistor auch im Ruhezustand an der Betriebsspannung liegt, reichen bereits geringe Dioden-Sperrströme aus, um im Treiber-Transistor nicht zu vernachlässigende Kollektorströme fließen zu lassen. Da in Abhängigkeit von der Speichergröße eine große Anzahl von Toren mit jeweils mehreren Dioden vorgesehen werden muß, erreichen diese Ströme insgesamt einen relativ beträchtlichen Wert.A disadvantage of this arrangement is that the used, on a driver transistor working gates show a power consumption even in the idle state. These gates consist of a number of the inputs forming, blocked in the quiescent state diodes, which are common to the Base of the driver transistor are performed. Since the driver transistor is connected to the operating voltage even in the idle state is, even small diode reverse currents are sufficient to prevent them from occurring in the driver transistor to let negligible collector currents flow. Because depending on the memory size, a large Number of gates with several diodes each must be provided, these currents achieve a total a relatively considerable value.

Es ist die der Erfindung zugrundeliegende Aufgabe, den durch diese im Ruhezustand fließenden parasitären Ströme hervorgerufenen Leistungsverbrauch zu vermeiden bzw. beträchtlich zu reduzieren.It is the underlying task of the invention to eliminate the parasitic flow through it in the idle state Avoid or considerably reduce power consumption caused by currents.

Gemäß der Erfindung wird diese Aufgabe für eine monolithisch integrierte Speicheranordnung mit Zweipegel-Stromversorgung und mit matrixförmig angeordneten Speicherzellen mit einer Schaltungsanordnung zum Erzeugen von Impulsen bestimmter Pegel sowie mit einer Auswahlschaltungsanordnung zum Anlegen dieser Impulse an eine bestimmte Matrixleitung, wobei die Auswahlschaltungsanordnung mehrere Leitungs-Adressierschaltungen enthält, die jeweils aus im Ruhezustand in Sperrichtung betriebenen, ein Tor bildenden und gemeinsam an die Basis eines Treiber-Transistors geführten Eingangsdioden und aus einem mit seiner aktiven Strecke an die Basis des Treiber-Transistors angeschlossenen Selektions-Transistor bestehen und durch gleichzeitige Zufuhr entsprechender Adreßsignale an den Eingangsdioden und eines Pegel-Selektionssignals an der Basis des Selektions-Transistors betätigbar sind, dadurch gelöst, daß an die Basis des Treiber-Transistors eine Begrenzerschaltung angeschlossen ist, die einen durch die Leckströme der in Sperrichtung betriebenen Eingangsdioden des Tores bedingten Stromfluß im Treiber-Transistor verhindert. Dadurch wird jeglicher Leistungsverbrauch dieses Treiber-Transistors im Ruhezustand der ihm zugeordneten Speicherzellen verhindert.According to the invention, this object is achieved for a monolithically integrated memory arrangement with a two-level power supply and with memory cells arranged in the form of a matrix and having a circuit arrangement for generating pulses of specific levels as well as selection circuitry for applying these pulses to a particular matrix line, wherein the selection circuitry includes a plurality of line addressing circuits each from operated in the idle state in the blocking direction, forming a gate and together to the base a driver transistor led input diodes and from one with its active path to the base of the driver transistor connected selection transistor exist and by simultaneous supply corresponding address signals at the input diodes and a level selection signal at the base of the Selection transistor can be actuated, achieved in that a limiter circuit is connected to the base of the driver transistor is connected, the one through the leakage currents of the input diodes operated in the reverse direction the gate caused current flow in the driver transistor is prevented. This becomes everyone Power consumption of this driver transistor in the idle state of the memory cells assigned to it prevented.

Eine besonders unaufwendige Ausführungsform besteht darin, daß als Begrenzerschaltung an die Basis des Treiber-Transistors ein Ableitwiderstand angeschlossen ist, über den die Leckströme der in Sperrichtung betriebenen Eingangsdioden des Tores von der Basis des Treiber-Transistors ableitbar sind. Eine zusätzliche Vereinfachung bei einer praktischen Ausführung ergibt sich dadurch, daß bei einer Mehrzahl paralleler Leitungs-Adressierschaltungen nur ein gemeinsamer Selektions-Transistor vorgesehen ist, der jeweils über einen Entkopplungswiderstand mit der Basis jedes Treiber-Transistors verbinden kt. und daß für sämtliche Leitungs-Adressier schaltungen ein gemeinsamer Ableitwiderstand am gemeinsamen Knotenpunkt der Entkopplungswiderstände angeordnet ist.A particularly inexpensive embodiment is that as a limiter circuit to the A bleeder resistor is connected to the base of the driver transistor, via which the leakage currents of the in Reverse direction operated input diodes of the gate can be derived from the base of the driver transistor. An additional simplification in a practical implementation results from the fact that in one A plurality of parallel line addressing circuits, only one common selection transistor is provided is, which each kt connect to the base of each driver transistor via a decoupling resistor. and that for all line addressers circuits a common bleeder resistor at the common node of the decoupling resistors is arranged.

Weitere Vorteile der Erfindung und ihre in Einzelheiten gehende Erläuterung ergeben sich aus der nachstehenden Beschreibung eines in der Zeichnung dargestellten Ausführungsbeispiels. Es zeigtFurther advantages of the invention and their detailed explanation emerge from FIG The following description of an embodiment shown in the drawing. It shows

F i g. 1 einen Lageplan für die Anordnung mehrerer Halbleiterchips, auf denen jeweils eine große Anzahl von Speicherzellen integriert ist, auf einem Träger, wie z. B. einer Schaltkarte, undF i g. 1 shows a layout plan for the arrangement of several semiconductor chips, on each of which a large number is integrated by memory cells, on a carrier, such as. B. a circuit card, and

F i g. 2 A und 2 B ein schematisches Schaltbild einer auf einem monolithischen Halbleiterchip integrierten Speicheranordnung nebst peripherer Zusatzschaltungen. F i g. 2 A and 2 B a schematic circuit diagram of a Memory arrangement integrated on a monolithic semiconductor chip together with additional peripheral circuits.

F i g. 1 zeigt die matrixförmige Anordnung von Halbleiter-Chips 10 auf einer als Träger verwendeten Schaltkarte 11. Jedes Halbleiter-Chip 10 selbst enthält wiederum in matrixförmiger Anordnung eine bestimmte Anzahl monolithisch integrierter Speicherzellen sowie die anschließend im Zusammenhang mit den Fig. 2A und 2B beschriebenen erforderlichen peripheren Adressier- und Zusatzschaltungen. Bei der betrachteten Zweipegel-Stromversorgung, die bei der vorliegenden Erfindung angewandt wird, werden die Speicherzellen eines nichtselektierten Halbleiter-Chips einer gegebenen Schaltkarte 11 mit niedrigem Stromversorgungspegel betrieben, solange keine Information in eine oder mehrere Speicherzellen auf dem Chip eingeschrieben oder aus diesen ausgelesen werden soll. Soll ein Lese/Schreib-Vorgang stattfinden, wird ein höherer Stromversorgungspegel dadurch zugeführt, daß Signale X und Y gleichzeitig an ausgewählte X- und Y-Anschlüsse auf der Schaltkarte 11 angelegt werden. In Fig. 1 wird z.B. das λ-Signal an die erste Spalte und das y-Signal an die erste Zeile angelegt. Dadurch wird nur das Halbleiterchip 10' selektiert. Die Selektion erfolgt über nicht dargestellte Decodier- und Adressierschaltungen. Unter der Annahme, daß das Halbleiter-Chip 10' selektiert ist, wird anschließend auf die F i g. 2 A und 2 B Bezug genommen, in denen schematisch die eigentliche Speicheranordnung und die peripheren Schaltkreise auf dem Halbleiter-Chip 10' oder irgendeinem anderen Halbleiter-Chip 10 dargestellt sind. Im folgenden sei angenommen, ein hoher Pegel entspräche einer binären 1 und ein niedriger Pegel entspräche einer binären 0. Die peripheren Schaltkreise können als aus vier Einheiten bestehend betrachtet werden, die jeweils in den F i g. 2 A und 2 B als Block bzw. als ausführliches Schaltbild dargestellt sind. Es sind dies eine nicht im einzelnen dargestellte und beschriebene Chip-Selektionsschaltung 35, eine ebenfalls nicht in Einzelheiten wiedergegebene Verzögerungsschallung 36, eine Decodiereinrichtung 37 und eine Leitungs-Adressierschaltung 38. Jede dieser Adressierschaltungen 38 gehört zu einer Zeile von Speicherzellen. Da im betrachteten Beispiel 16 Zeilen vorhanden sind, befinden sich auf jedem Halbleiter-Chip 16 Adressierschaltungen 38. Jede Zeile weist eine bestimmte Anzahl Speicherzellen 39 auf, die in einer entsprechenden Anzahl von Spalten angeordnet sind und eine Speichermatrix bilden.F i g. 1 shows the matrix-like arrangement of semiconductor chips 10 on a circuit card 11 used as a carrier. Each semiconductor chip 10 itself contains, in a matrix-like arrangement, a certain number of monolithically integrated memory cells as well as the necessary peripheral cells described in connection with FIGS. 2A and 2B Addressing and additional circuits. In the two-level power supply under consideration, which is used in the present invention, the memory cells of an unselected semiconductor chip of a given circuit card 11 are operated at a low power supply level as long as no information is to be written into or read from one or more memory cells on the chip . When a read / write operation is to take place, a higher level of power is supplied by applying signals X and Y to selected X and Y terminals on the circuit board 11 at the same time. In FIG. 1, for example, the λ signal is applied to the first column and the y signal to the first row. As a result, only the semiconductor chip 10 'is selected. The selection takes place via decoding and addressing circuits (not shown). Assuming that the semiconductor chip 10 'has been selected, FIG. 2 A and 2 B, in which the actual memory arrangement and the peripheral circuitry on the semiconductor chip 10 'or any other semiconductor chip 10 are shown schematically. In the following it is assumed that a high level corresponds to a binary 1 and a low level corresponds to a binary 0. The peripheral circuits can be regarded as consisting of four units, each of which is shown in FIGS. 2 A and 2 B are shown as a block or as a detailed circuit diagram. These are a chip selection circuit 35, not shown and described in detail, a delay sound system 36, also not shown in detail, a decoder 37 and a line addressing circuit 38. Each of these addressing circuits 38 belongs to a row of memory cells. Since there are 16 rows in the example under consideration, there are 16 addressing circuits 38 on each semiconductor chip. Each row has a specific number of memory cells 39 which are arranged in a corresponding number of columns and form a memory matrix.

Zunächst seien Aufbau und Wirkungsweise der Decodiereinrichtung 37 betrachtet, die vier Echt-Komplement-Generatoren 20, und zwar einen fürFirst of all, consider the structure and mode of operation of the decoder 37, the four true complement generators 20, one for

jeden der Adreßeingänge W 0 bis W 3, und eine Decodierschaltung 24 enthält. Jeder dieser Generatoreneach of the address inputs W 0 to W 3, and a decoding circuit 24 contains. Any of these generators

ä ,_s ä, _s

^ ^i™p M einer binären 1 und das komple- »o schluß der Dioden ist über einen Entkopplungswian der Klemme> ²² «ⁿ« ^binare\^J£ °J emme23 derstand R 24 mit dem Emitter des Selektions-Tranmentare A^ngssißna ^.^^Α^^. _sistors Γ 21 verbunden, dessen Kollektor an die Be-SSiSÄ¹^JSSA denen triebsspannung gelegt ist. Die Basis des Selektion*. Se Snsen zugeordnet sind, so daß an allen Ein- Transistors Γ 21 ist über den Anschluß 34 mit dem Sen der^Schaltung 24 ebenfalls binäre *₅ Ausgang der Chip-Selektionsschaltung 35 verbunden^ gnfen anstehen Während also die Decodierschal- Der Kollektor des Treiber-Transistors Γ 20 hegt an tinsen anstenen. vv^ii Generato- der Betriebsspannung und außerdem über einen Wi-^ ^ i ™ p M of a binary 1 and the complete circuit of the diodes is via a decoupling of the terminal> ²² « ⁿ « ^binary \ ^ J £ ° J emme23 derstand R 24 with the emitter of the selection tranmentar A ^ ngssissna ^. ^^ Α ^^. _sist ors Γ 21 connected, the collector of which is connected to the Be-SSiSÄ ¹ ^ JSSA to which the operating voltage is connected. The basis of the selection *. Se Snsen are assigned, so that at all on-transistor Γ 21 is connected via the connection 34 with the Sen of the ^ circuit 24 also binary * ₅ output of the chip selection circuit 35 ^ gnfen are pending while the decoding circuit- The collector of the driver Transistor Γ 20 cherishes anstenen. vv ^ ii generator- the operating voltage and also via a Wi-

S⁸ASE? obwot kein sfr^oTverbrauint derstand Jl 25 an der oberen Wortleitung 30 der SpeiwTrdTm SeIeMeSn Zustand wird nun ein der cherzellen einer Matrixzeile. Gleichzeit g ist der eine ί£ zS zugeordnetes binäres Adreßsignal 30 Emitter des Treiber-Transistors T 20 mit dieser Wortin die v£r Rngangsklemmen WO bis W3 angelegt. leitung verbunden. Der zweite Emitter ist über einen Nunmehr wfrd wahrend des Anliegens dieser Adreß- Widerstand R 21 mit der Basis ernes Tutors T17, signale durch Umschalten auf den hohen Stromver- dessen Emitter am Ausgang 33 der Verzogerungs Sn₂SOeSl SY Signale) die Chip-Selektion vor- schaltung 36 und dessen Kollektor über einen Wider-TenommTn Sobald dasVsignal an den Anschluß 21 35 stand R 22 an der Betriebsspannung hegt, und über SS wird wird der Transistor T 5 leitend. Der einen Widerstand R 23 mit dem Kollektor eines Tran- SSZn T 5 liegt dann ebenfalls hoch. Wenn ein sistors T18 verbunden. Der Kollektor des Transistors Adreßsignal ür eine binäre 1 am Anschluß WO an- Γ18 ist an die untere Wortleitung 31 der Speicher-He? la« der Emitter des Transistors T1 hoch. Dem- zellen geführt, während der Emitter an Bezugspotenzufolgett TranSor T1 nicht leitend, so daß Tran- 40 tial liegt. Der Kollektor des Transistors T17 uncI die sistor T 2 leitend wird. Dadurch wird Transistor T 3 Basis des Transistors T18 sind verbunden. Der Selekleitend und schaltet Transistor T 4 in den nichtleiten- lions-Transistor T 21 ist für sämtliche ^^ξ-den Zustand um Liegt also am Anschluß WO ein Adressierschaltungen 38 der weiteren Matnxzeilen Signal entsprechend einer binären 1, ist das Ausgangs- des betrachteten Halblciterchips gemeinsam und jesignal am Anschluß 22 hoch und das Ausgangssignal 45 wils über einen Entkopplungswiderstand Ä 24 an am Anschluß 23 tief ^den gemeinsamen Anschluß der Dioden gefuhrt. Uas-S ⁸ ASE? Although no sfr ^ oT consumption status Jl 25 on the upper word line 30, the SpeiwTrdTm SeIeMeSn state is now one of the memory cells of a matrix line. At the same time g is of a ί £ zS assigned binary address signal applied 30 emitter of the driver transistor T 20, the v £ r with this Wortin Rngangsklemmen WO W to the third line connected. The second emitter is via a now wfrd while this address resistor R 21 with the basis ernes tutors T17, signals by switching to the high Stromver- whose emitter at the output 33 of the delay Sn ₂ SOeSl SY signals) before the chip selection - circuit 36 and its collector via a cons-TenommTn As soon as the signal at the terminal 21 35 was R 22 at the operating voltage, and the transistor T 5 becomes conductive via SS. The one resistor R 23 with the collector of a Tran SS Zn T 5 is then also high. When a sistor T 18 is connected. The collector of the transistor address signal for a binary 1 at the connection WO an- Γ18 is on the lower word line 31 of the memory He? la «the emitter of transistor T 1 high. Demented cells, while the emitter is non-conductive at the reference potential terminal TranSor T 1, so that it is tran- tial. The collector of the transistor T 17 and the transistor T 2 becomes conductive. As a result, transistor T 3 base of transistor T 18 is connected. The selective conduction and switches transistor T 4 into the non-conduction transistor T 21 is for all ^^ ξ- the state, so if there is an addressing circuit 38 of the other Matnxzeilen signal corresponding to a binary 1 at connection WO, the output of the half-liter chip in question is common and jesignal at the connection 22 high and the output signal 45 wils led through a decoupling resistor Ä 24 to the connection 23 low to ^the common connection of the diodes. Uas-

Wenn umgekehrt ein Adreßsignal entsprechend selbe gilt für den erfindungsgemäß eingefügten Abeiner binären 0 am Anschluß WO liegt, wird der leitwiderstand R26, der den Emitter des Selektions-Transistor Γ1 leitend, die Transistoren Γ 2 und Γ 3 Transistors Γ 21 und damit über die einzelnen bntnichtleitend und der Transistor T 4 leitend. Dadurch 50 kopplungswiderstände Ä24 sämtlicher Leitungserhält man am Anschluß 22 einen niedrigen und am Adressierschaltungen die Basen des Treiber-1 ran-Anschluß 23 einen hohen Pegel. Die acht Ausgänge sistors Γ 20 mit Bezugspotential verbindet. Jedes aei W 0 W ö W1 WT, W 2, TT 2, W 3 und W 3 werden Tore, z. B. das Tor T101, gestattet also, einen hoher derDecodiers'chaltung 24 zugeführt, die ihrerseits Stromversorgungspegel nur an die Zellen der ent wieder die verschiedenen Kombinationen der acht 55 sprechenden Zeile anzulegen, wenn alle vier Eingang Ausgänge mit jedem der Tore T101 bis T116 in den 40 hoch liegen, wenn also sämtliche Dioden gesperr 16 Adressierschaltungen 38 verbindet, die den 16 Zei- sind, und wenn außerdem das Pegel-Selektionssigna len im Speicher zugeordnet sind. Die Tore T101 und an den Anschluß 34 angelegt wird. Das Pegel-SeleK T116 die in den F i g 2 A und 2 B dargestellt sind, tionssignal wird gebildet, wenn zur Selektion des enl eehören zur ersten und zur 16. Zeile. 60 sprechenden Halbleiter-Chips die X/Y-Signale an diConversely, if an address signal is correspondingly the same for the inventively inserted Abeiner binary 0 at the connection WO , the conductive resistor R 26, which conducts the emitter of the selection transistor Γ1, the transistors Γ 2 and Γ 3 transistor Γ 21 and thus across the individual bnt non-conductive and transistor T 4 conductive. As a result, 50 coupling resistances λ24 of all lines, a low level is obtained at connection 22 and the bases of driver 1 ran connection 23 a high level at the addressing circuit. The eight outputs sistors Γ 20 connects to the reference potential. Each aei W 0 W ö W 1 W T, W 2, TT 2, W 3 and W 3 become goals, e.g. The gate T 101, for example, allows a high one to be fed to the decoding circuit 24, which in turn applies the power supply level only to the cells of the different combinations of the eight 55 speaking lines when all four input outputs with each of the gates T 101 to T 116 are high in the 40, that is, if all diodes are blocked 16 connects addressing circuits 38 which are the 16 rows, and if the level selection signals are also assigned in the memory. The gates T 101 and to the terminal 34 is applied. The level SeleK T 116, which are shown in FIGS. 2A and 2B, tion signal is generated when the first and the 16th line belong to the selection of the element. 60 talking semiconductor chips send the X / Y signals to di

Es sei nun eine Adressierschaltung 38 näher be- Chip-Selektionsschaltung 35 und an die Verzöge trachtet Die Adressierschaltung hat die Aufgabe, die rungsschaltung 36 angelegt werden.
Stromversorgungspegel an der ihr zugeordneten Gemäß der Darstellung in den F1 g. 2 A und /An addressing circuit 38 will now be looked at in more detail. Chip selection circuit 35 and the delays sought.
Power supply level at its assigned According to the illustration in F1 g. 2 A and /

Reihe von Speicherzellen vom niedrigen Wert im besteht die Schaltung der Speicherzelle 39 ai Ruhezustand auf den höheren Wert im aktiven Be- 6₅ kreuzgekoppelten Doppelemitter-Transistoren Tt triebszustand und umgekehrt umzuschalten. Die Um- und Γ 63, bei denen jeweils der Emitter des einen rn schaltung auf den hohen Stromversorgungspegel kann dem Emitter des anderen Transistors gekoppelt is nur erfolgen wenn am Anschluß 34 das von der Die Funktionsweise dieser Speicherzellen ist bekannRow of memory cells from the low value, the circuit of the memory cell 39 ai idle state to the higher value in the active operating state 6 ₅ cross-coupled double emitter transistors Tt, and vice versa switch. The changeover and Γ 63, in each of which the emitter of the one rn switching to the high power supply level can be coupled to the emitter of the other transistor is only done if at terminal 34 that of the The functioning of these memory cells is known

Wenn die Zellen mit zwei unterschiedlichen Stromversorgungspegeln betrieben werden, wird durch den Pegel auf der oberen Wortleitung 30 der selektierte oder nichtselektierte Zustand der Zelle bestimmt. Um sicherzustellen, daß die in den selektierten Zellen gespeicherte Information nicht verlorengeht, muß die obere Wortleitung 30 vor der unteren Wortleitung 31 auf den höheren Pegel gebracht werden und noch darauf gehalten werden, bis die Wortleitung 31 wieder auf den dem nichtselektierten Zustand entsprechenden Pegel abgesenkt ist. Zu diesem Zweck ist für die Chip-Selektionsschaltung 35, die Verzögerungsschaltung 36 und die Adressierschaltung 38 eine geeignete Verzögerung vorgesehen.If the cells are operated with two different power supply levels, the The level on the upper word line 30 determines the selected or unselected state of the cell. To ensure that the information stored in the selected cells is not lost, must the upper word line 30 can be brought to the higher level before the lower word line 31 and still are held thereon until the word line 31 returns to the state corresponding to the unselected state Level is lowered. For this purpose, the chip selection circuit 35, the delay circuit 36 and the addressing circuit 38 are suitable Delay provided.

Der Selektions-Transistor T 21 wird bei der Selektion durch das am Anschluß 34 gebildete Signal in den leitenden Zustand umgeschaltet. Dadurch wird der Pegel am Anschluß 41 des Tores T101 angehoben, d. h., es Hegt ein Pegel-Selektionssignal an. Sobald dieses Signal am Anschluß 41 erscheint und gleichzeitig an einem der vier Eingänge 40 der niedrige Pegel liegt, ist das Tor Γ101 leitend, und der Pegel am Anschluß 41 wird auf den niedrigen Wert gebracht. Damit "leitet der Treiber-Transistor T 20 nicht, und die obere Woitleitung 30 bleibt auf dem nichtselektierten, niedrigen Pegel. Wenn andererseits gleichzeitig alle vier Eingänge 40 des Tores 7101 entsprechend binärer Einsen hoch liegen, bleibt das Tor T101 gesperrt, der Anschluß 41 bleibt auf dem hohen Pegel und Treiber-Transistor T20 wird leitend. Dieser Transistor überbrückt den Widerstand R 25. Die obere Wortleitung 30 wird über den leitenden Transistor an die Spannungsquelle am Anschluß 42 und damit an den hohen Stromversorgungspegel angeschlossen. Es wurde bereits ausgeführt, daß das Anheben des Pegels auf der unteren Wortleitung 31 verzögert werden muß. Dies geschieht, wie in der Hauptanmeldung ausführlich beschrieben, über die Verzögerungsschaltung 36 und die beiden Transistoren T17 und T18 in der Leitungs-Adressierschaltung 38. Dasselbe gilt für die erforderliche vorzeitige Absenkung des Pegels der unteren Wortleitung beim Übergang in den nichtselektierten Zustand.The selection transistor T 21 is switched to the conductive state during the selection by the signal formed at the terminal 34. As a result, the level at terminal 41 of port T 101 is raised, that is, a level selection signal is applied. As soon as this signal appears at the connection 41 and at the same time the low level is at one of the four inputs 40, the gate Γ101 is conductive and the level at the connection 41 is brought to the low value. Thus, "directs the driver transistor T 20 is not, and the upper Woitleitung 30 remains on the non-selected, low level. On the other hand at the same time all the four inputs of the gate 7101 corresponding to binary ones are high 40, the gate T 101 remains locked, the terminal 41 remains at the high level and driver transistor T20 becomes conductive. This transistor bridges the resistor R 25. The upper word line 30 is connected via the conductive transistor to the voltage source at terminal 42 and thus to the high power supply level the raising of the level must be delayed on the lower word line 31. This is done, as described in detail in the parent application, via the delay circuit 36 and the two transistors T 17 and T 18 in the line addressing circuit 38. The same applies to the required early lowering of the level of the lower word line during the transition to the unselected state.

Wenn eine bestimmte Zeile von Speicherzellen selektiert ist und der höhere Stromversorgungspegel angelegt ist. erfolgt das Schreiben in und das Lesen aus einer bestimmten Zelle der selektierten ZeileWhen a certain row of memory cells is selected and the higher power supply level is applied. writing to and reading from a specific cell of the selected line takes place

ίο durch Anlegen entsprechender Signale an die zu der Zelle gehörenden Leitungen 43 und 44 in der bekannten, z. B. im US-Patent 34 23 737 beschriebenen Art.ίο by applying appropriate signals to the Cell belonging lines 43 and 44 in the known, z. As described in U.S. Patent 3,423,737 Art.

Die Darstellung der Leitungs-Adressierschaltung 38 zeigt, daß im Ruhezustand an den Basen der Treiber-Transistoren T 20 über mehrere in Sperrichtung betriebene Dioden und relativ niederohmige Widerstände an einer im betrachteten Beispiel positiven Spannung liegen. Die Leckströme der in Sperrichtung betriebenen Dioden verursachen einen unpewollten Basisstrom der Treiber-Transistoren T 20, was zu unerwünscht hohen Kollektorströmen dieser Transistoren führt. Dieser Umstand hat eine Beeinträchtigung der Funktion und eine große Verlustleistungserhohung zur Folge. Die Ströme sind um so höher, je größer die Leckströme der Dioden sind. Dies gut um so mehr, wenn die Dioden in üblicher Weise aus Transistorer mit kurzgeschlossenen Kollektor-Basisstrecken gebildet werden. Durch Einbau der erfindungsgemäßer Begrenzerschaltung, also im einfachsten Fall durch Einsatz des Ableitwiderstandes R 26 wird erreicht daß die Leckströme der gesperrten Dioden nicht in die Basis des Treiber-Transistors Γ 20, sondern übei den genannten Widerstand nach Bezugspotential abfließen. Die Größe des Widerstandes ist so gewählt daß die Leckströme einen Spannungsabfall erzeugen der so niedrig ist, daß er nicht ausreicht, um die Treiber-Transistoren in den leitenden Zustand zu schaltenThe illustration of the line addressing circuit 38 shows that in the idle state at the bases of the driver transistors T 20 are connected to a positive voltage in the example under consideration via several reverse-biased diodes and relatively low-ohmic resistors. The leakage currents of the diodes operated in the reverse direction cause an unwanted base current of the driver transistors T 20, which leads to undesirably high collector currents of these transistors. This fact has an impairment of the function and a large increase in power loss result. The higher the leakage currents of the diodes, the higher the currents. This is good all the more if the diodes are formed in the usual way from transistors with short-circuited collector-base paths. By installing the inventive limiter circuit, i.e. in the simplest case by using the bleeder resistor R 26, it is achieved that the leakage currents of the blocked diodes do not flow into the base of the driver transistor Γ 20, but via the mentioned resistance to reference potential. The size of the resistor is chosen so that the leakage currents generate a voltage drop which is so low that it is insufficient to switch the driver transistors into the conductive state

Hierzu 2 Blatt ZeichnungenFor this purpose 2 sheets of drawings

Claims

gel selection signal at the base of the selection patent drive transistor can be actuated. γatentansprucne. ^ wadaaeada Integrate microminiaturization

1. A monolithic memory array ter circuits, ie with ^ ^e ^ ° ^ ^Ιη1β 8 ™ "<> Β8-with Zweipegelstromveriorgung and matrix-5 and thus storage density de ^r S ^ eranordnungen, shaped abordneten memory cells grow at a, .f conditionally" ^^^ * ™ ^ ** ^l " ^scher circuit arrangement to generate impulse power, which with the necessary heat dissipation _TO -sen certain levels as well as with a selection-related problems. It is therefore important to apply these pulses to a certain matrix line, the i. in order to keep the storage arrangement on permissible selection circuit arrangement several line temperatures. .
Contains addressing circuits! It is known from im It is known to reduce the power idle state operated in the reverse direction, forming a gate consumption in monolithic memory arrangements and common to the base of a drive during the active operating state a high over transistor led input diodes and 15 power supply level to the memory cells anzuleaus one with its active path connected to the gene and to a low power supply level base of the driver transistor to switch back when the memory cells exist in the idle selection transistor and are through the same or waiting state. It is thus possible to write in or read out information-timely supply of corresponding address signals to the cells on the one hand with high speed input diodes and a level selection * ° speed, and on the other hand, the average power consumption can be operated at a low level at the base of the selection transistor marked to holder .. In DT-OS 2001 530, for example, it is described that a multi-level system is described at the base of the driver transistor, in which the memory (T 20) is connected to a limiter circuit and is supplied with a weak constant current One of them is blocked by the leakage currents when the cells are idle and a low input diodes of the gate (T 101) consume power and one with a strong conditional current flow in the driver transistor (Γ20) delivering current constant tension is prevented. when the cells are active and working quickly