DE2510113B2

DE2510113B2 - Circuit arrangement for the digital measurement of a distance periodically subdivided into increments

Info

Publication number: DE2510113B2
Application number: DE19752510113
Authority: DE
Inventors: Helmut 8000 Muenchen Roesler
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1975-03-07
Filing date: 1975-03-07
Publication date: 1979-02-15
Also published as: DE2510113A1; DE2510113C3

Description

Die Erfindung betrifft eine Schaltungsanordnung zur digitalen Messung einer periodisch in Inkremente unterteilten Wegstrecke mit einem zweiteiligen, sich relativ zur Wegstrecke bewegenden Abtastorgan, dessen Teile entweder durch räumliche VersetzungThe invention relates to a circuit arrangement for the digital measurement of a periodic in increments subdivided route with a two-part scanning element that moves relative to the route, its parts either by spatial displacement gegeneinander um eine Viertelperiode der Unterteilung der Wegstrecke oder durch Abtasten zweier paralleler gegeneinander um eine Viertelperiode versetzter Unterteilungen der Wegstrecke zwei zeitlich um eine Viertelperiode gegeneinander versetzte Abtastsignaleagainst each other by a quarter period of subdivision the distance or by scanning two parallel mutually offset by a quarter period Subdivisions of the distance, two scanning signals that are temporally offset from one another by a quarter period liefern, aus denen zwei Impulsfolgen erzeugt werden, von denen mindestens eine zur Bestimmung der Länge der Wegstrecke durch einen Zähler gezählt wird und aus denen über einen Diskriminator ein die Richtung dersupply, from which two pulse trains are generated, of which at least one is used to determine the length the distance is counted by a counter and from which a discriminator shows the direction of the

Relativbewegung des Abtastorgans bestimmendes und die Zählrichtung des Zählers festlegendes Signal gewonnen wird.Signal determining the relative movement of the scanning element and determining the counting direction of the counter is won.

Eine solche Art der Messung ist bekannt und beispielsweise als »inkrementale Wegme5methode« in dem »Leitfaden der elektronischen Steuerungs- und Regelungstechnik« Teil II, Francis-Verlag München, S. 30 bis 33 beschrieben. Die zu messende Wegstrecke ist durch ein Strichgitter als Impulsmaßstab unterteilt. Bei der Abtastung wird längs des Weges eine beleuchtete Abtastplatte geführt, die zwei Lesespuren enthält Jede der beiden Lesespuren ist durch mehrere Spalten unterteilt, wobei die Spalte der ersten Lesespur gegen die Spalte der zweiten Lesespur um eine halbe Spaltbreite versetzt sind. Jede dieser beiden Spuren wird von einer eigenen Fotodiode abgelesen. Bewegt sich die Abtastplatte Ober den Maßstab, so liefern die beiden Fotodioden nach einer Impulsformung zwei Rschteck-Impulsreihen, die gegeneinander um die halbe Impulsbreite versetzt sind. Aus dem Verlauf der beiden Inipulsreihen kann man die Bewegungsrichtung der Abtastplatte feststellen.Such a type of measurement is known and for example as an "incremental path measurement method" in the "guide to electronic control and Control engineering «Part II, Francis-Verlag Munich, p. 30 to 33. The distance to be measured is divided by a line grid as a pulse scale. at The scanning is guided along the path of an illuminated scanning plate which contains two reading tracks each of the two reading tracks is divided by several columns, with the column facing the first reading track the column of the second reading track are offset by half a gap width. Each of these two tracks is read by its own photodiode. Emotional If the scanning plate is above the scale, the two photodiodes provide two after pulse shaping Back pulse series that are half against each other Pulse width are offset. From the course of the two The direction of movement of the scanning reticle can be determined in series of pulses.

Technisch wird dieses Erkennen der Bewegungsrichtung in einem Diskriminator bewerkstelligt, in dem der Maximalwert der einen Impulsreihe mit dem gleichzeitig erfolgenden Änderungswert der anderen Impulsreihe verglichen wird. Dieser Änderungswert wird durch Differentiation gewonnen.Technically, this recognition of the direction of movement is accomplished in a discriminator in which the Maximum value of one pulse series is compared with the simultaneously occurring change value of the other pulse series. This change value is indicated by Differentiation won.

Nachteilig ist dabei nicht nur, daß diese inkrementale Wegmeßmethode empfindlich ist gegen Störimpulse, wie es auch auf der Seite 32 der genannten Literaturstelle angegeben ist, sondern auch, daß sich bei der Realisierung einer solchen Diskriminatorschaltung in MOS-Technik als integrierte Schaltung durch die notwendige Differentiation erhebliche Schwierigkeiten ergeben. Aus den vielen integrierenden Parallelkapazitäten in einer MOS-integrierten Schaltung resultieren sehr schlechte Flankensteilheiten, die eine Differentiation erschweren. Darüber hinaus müßte das Integral der Differenzimpulse dennoch genügend groß sein, damit die Logik-Gatter ansprechen. Es könnte zwar eine Art Pseudodifferentiation dadurch stattfinden, daß ein unverzögertes Signal mit einem verzögerten logisch kombiniert wird. Diese Verzögerung kann durch einen integrierenden Kondensator geschehen. Das bedeutet aber einen großen Platzbedarf. Neben den nach wie vor durch Schaltkapazitäten vorhandenen schlechten Flanken der Impulse ist auch nachteilig, daß diese Pseudodifferentiation bei kurzen Impulsen unmöglich ist, da am Verknüpfungsglied das unverzögerte Signal bei Ankunft des verzögerten nicht mehr ausreichende Wirkung hat.The disadvantage is not only that this incremental measuring method is sensitive to interference pulses, as it is also indicated on page 32 of the cited reference, but also that with the implementation of such a discriminator circuit in MOS technology as an integrated circuit by the necessary differentiation result in considerable difficulties. Result from the many integrating parallel capacitances in a MOS integrated circuit very poor edge steepnesses that make differentiation difficult. In addition, the integral of Differential pulses must still be large enough for the logic gates to respond. It could be some sort of Pseudodifferentiation take place in that an undelayed signal with a delayed logic is combined. This delay can be done by an integrating capacitor. That means but a large space requirement. In addition to the bad edges of the pulses that are still present due to switching capacitances, it is also disadvantageous that these Pseudodifferentiation is impossible with short impulses, as the undelayed signal is sent to the logic element on arrival of the delayed no longer has sufficient effect.

Bei einer aus der DD-PS 72 289 bekannten Diskriminatorschaltung werden neben drei Flipflop und drei UND-Verknüpfungen zwei Verzögerungsstrecken benötigt Insbesondere in der integrierten Schaltungstechnik sind aber Signalverzögerungen relativ schwierig zu realisieren, so daß die vorbekannte Diskriminatorschaltung aufwendig zu realisieren ist, selbst wenn man bei Fehlen von Verzögerungsstrecken eine größere Anzahl von Stufen vorsieht, was aber in integrierter Technik keinen Nachteil hinsichtlich des Aufwandes bedeutet In integrierter Technik bedeutet die Zahl von Bauelementen, wenn es sich dabei im wesentlichen um Transistor-Funktionseinheiten handelt, keinen ins Gewicht fallenden Aufwand, da solche Funktionseinheiten technologisch in praktisch beliebiger Anzahl relativ einfach realisierbar sind. Verzögerungsglieder, die als statischeIn a discriminator circuit known from DD-PS 72 289, in addition to three flip-flops and three AND operations two delay lines required In particular in integrated circuit technology, however, signal delays are relatively difficult realize, so that the previously known discriminator circuit is expensive to implement, even if you are at The lack of delay lines provides a larger number of stages, but this is done in integrated technology In integrated technology, the number of components, if it is essentially transistor functional units, does not mean any significant effort, since such functional units are relatively simple in terms of technology in practically any number are realizable. Delay elements that are considered static Elemente durch passive Funktionseinheiten realisiert werden müssen, sind daher in integrierter Technik weit aufwendiger.Elements realized by passive functional units have to be, are therefore far more complex in integrated technology.

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung zum inkrementalen Wegmessen anzugeben, bei denen das Erkennen der Bewegungsrichtung ohne Differentiation von Impulsen erfolgt und eine Realisierung als integrierter Schaltkreis in MOS-Technik möglich istThe present invention is based on the object of specifying a circuit arrangement for incremental distance measurement in which the detection of the Direction of movement takes place without differentiation of pulses and is implemented as an integrated circuit in MOS technology is possible

ίο Zur Lösung dieser Aufgabe ist eine Schaltungsanordnung der eingangs genannten Art erfindungsgemäß durch folgende Merkmale gekennzeichnet: Durch einen ersten, ein erstes Abtastsignal aufnehmenden Kreis mit mindestens einem Schwellwertschalter, dessen SchwellTo solve this problem, a circuit arrangement of the type mentioned is according to the invention characterized by the following features: By a first, a first scanning signal receiving circle with at least one threshold switch whose threshold wert so gewählt ist daß er an seinem Ausgang im Bereich der Maxima des ersten Abtastsignals Maximalwertimpulse mit einer der Frequenz des ersten Abtastsignals gleichen Frequenz liefert durch einen zweiten, ein zweites Abtastsignal aufnehmenden Kreisworth is chosen so that it is at its exit in the Area of the maxima of the first sampling signal maximum value pulses with one of the frequency of the first Sampling signal of the same frequency is supplied by a second, a second sampling signal receiving circuit mit zwei Schwellwertschaltern mit einem oberen bzw. einem unteren Schwellwert deren Ausgänge an ein NOR-Gatter angekoppelt sind, das an seinem Ausgang während des Ansteigens und Abfallens des zweiten Abtastsignals Differenzimpulse der doppelten Frequenzwith two threshold switches with an upper and a lower threshold value, their outputs on NOR gates are coupled to its output during the rise and fall of the second Sampling signal difference pulses of twice the frequency liefert und durch eine Einspeisung der Maximalwertimpulse und der Differenzimpulse in den Diskriminator, in dem der logische Wert jeweils eines Maximalwertimpulses festgehalten, zum Zeitpunkt des nächsten Differenzimpulses mit dem logischen Wert des nächstensupplies and by feeding the maximum value pulses and the difference pulses into the discriminator, in which holds the logical value of a maximum value pulse at the time of the next Difference pulse with the logical value of the next Maximalwertimpulses verknüpft wird und daraus das die Zählrichtung des Zählers festlegende Kennsignal gewonnen wird.Maximum value pulse is linked and from this the The identification signal defining the counting direction of the counter is obtained.

Ausgestaltungen des Erfindungsgedankens sind in Unteransprüchen gekennzeichnet.Refinements of the inventive concept are characterized in the subclaims.

An Hand der Figuren der Zeichnung soll die Erfindung näher erläutert werden. Dabei zeigt die F i g. 1 schematisch in Blockdarstellung die gesamte Anordnung mit dem Abtastorgan, der Impulsumformung, dem Diskriminator und mit dem Zähler. In derThe invention will be explained in more detail with reference to the figures of the drawing. The F i g. 1 is a schematic block diagram of the entire arrangement with the scanning element, the pulse converter, the discriminator and the counter. In the

F i g. 2 sind die zeitlichen Verläufe der auftretenden Impulse dargestellt DieF i g. 2 shows the timing of the impulses that occur

Fig.3 zeigt die schaltungstechnische Realisierung der Impulsformer, die Fig.4 in Blcckdarstellung die Diskriminatorschal-3 shows the circuit implementation the pulse shaper that Fig. 4 in block representation the discriminator 5 tung für die Zweifachauswertung und die F i g. 5 für die Vierfachauswertung. Die F i g. 6 enthält den technischen Aufbau des Diskriminators nach der F i g. 4 mit logischen Bausteinen. In der F i g. 1 sind mit 1 und 2 zwei inkremental5 processing for the double evaluation and the F i g. 5 for the quadruple evaluation. the F i g. 6 contains the technical structure of the discriminator according to FIG. 4 with logical modules. In FIG. 1 are incremental with 1 and 2

so unterteilten Wegspuren a und b bezeichnet die gegeneinander in der durch einen Doppelpfeil dargestellten Bewegungsrichtung um eine Viertelperiode der Inkrementalunterteilung versetzt sind. Ein optisches Abtastorgan wird durch zwei Fotodioden 3 und 4 Path tracks a and b subdivided in this way denote which are offset from one another in the direction of movement shown by a double arrow by a quarter period of the incremental subdivision. An optical scanning element is formed by two photodiodes 3 and 4 gebildet wobei die Fotodiode 3 ein von der Spur 1 empfangenes optisches Signal zu einem elektrischen Ausgangssignal und die Fotodiode 4 ein von der Spur 2 aufgenommenes optisches Signal zu einem elektrischen Ausgangssignal umformen. Es sei bei dieser Darstellungformed wherein the photodiode 3 is a received from the track 1 optical signal to an electrical Output signal and the photodiode 4 a recorded from the track 2 optical signal to an electrical Transform output signal. Let it be with this representation angenommen, daß das Abtastorgan mit den Fotodioden 3 und 4 stationär ist während sich die beiden Spuren 1 und 2 in die durch den Doppelpfeil gekennzeichneten Bewegungsrichtungen bewegen können. Der Fotodiode 3 ibt ein Verstärker 5 und der Fotodiode 4 einassumed that the scanning element with the photodiodes 3 and 4 is stationary while the two tracks 1 and 2 are in the areas indicated by the double arrow Moving directions of movement. The photodiode 3 enters an amplifier 5 and the photodiode 4 Verstärker 6 nachgeschaltet. Das Ausgangssignal A des Verstärkers 5 führt auf zwei Schmitt-Trigger 7 und 8, das Ausgangssignal B des Verstärkers 8 führt auf zwei Schmitt-Trigger 9 und 10. Die beiden Schmitt-Trigger 7Amplifier 6 connected downstream. The output signal A of the amplifier 5 leads to two Schmitt triggers 7 and 8, the output signal B of the amplifier 8 leads to two Schmitt triggers 9 and 10. The two Schmitt triggers 7

und 9 haben eine obere Ansprechschwelle Si, die beiden Schmitt-Trigger 8 und 10 eine untere Ansprechschwelle S₂. and 9 have an upper response threshold Si, the two Schmitt triggers 8 and 10 have a lower response threshold S ₂ .

Die Ausgangssignale der Schmitt-Trigger 7 bis 10 sind nacheinander bezeichnetjnit A\, A₂, B\, B₂. Die beiden Ausgangssignale A\ und A₂ der beiden Schmitt-Trigger 7 und 8 werden in einem NOR-Gatter 11 zu einem Signal Ia, die beiden Ausgangssignale B\ und B₂ der beiden Schmitt-Trigger 9 und 10 in einem NOR-Gatter 12 zu einem Signal h geformt Die beiden Signale A \ und Bt sind hier sog. Maximalwertimpulse, d.h. um den Zeitpunkt des Maximalwerts der beiden Signale A und B, und zwar von einer Breite, die durch den oberen Schwejlenwert S\ bestimmt ist. Die beiden Signale A₂ und B₂ sind negierte Maximalwertimpulse um den >5 Zeitpunkt des Maximums der beiden Signale A und B und in ihrer Breite definiert durch den unteren Schwellenwert S₂. Durch die Verknüpfung in den beiden NOR-Gattern 11 und 12 sind die Signale Ia und Ib hier sog. Differenzimpulse jeweils zu Zeitpunkten, wo sich die beiden Signale A und Ä jeweils zwischen den beiden Schwellenwerten S\ und S₂ bewegen. Die Maximalwertimpulse A\ und B\ und die beiden Differenzimpulse Ia und Ib sind auf vier Eingänge eines Diskriminator 13 gegeben. Die beiden Differenzimpulse Ia und Ib sind in einem NOR-Gatter 14 verknüpft und zu Zähltakten ZT für einen Zähler 15 umgeformt. Der Diskriminator 13 formt aus seinen Eingangssignalen ein Kennsignal K zum Festlegen der Zählrichtung des Zählers 15.The output signals of the Schmitt triggers 7 to 10 are designated one after the other with A 1, A ₂ , B 1, B ₂ . The two output signals A \ and A _{2 of} the two Schmitt triggers 7 and 8 become a signal Ia in a NOR gate 11, the two output signals B \ and B _{2 of} the two Schmitt triggers 9 and 10 in a NOR gate 12 formed into a signal h . The two signals A \ and Bt are here so-called maximum value pulses, ie around the point in time of the maximum value of the two signals A and B, with a width determined by the upper threshold value S \ . The two signals A ₂ and B ₂ are negated maximum value pulses around the> 5 point in time of the maximum of the two signals A and B and their width is defined by the lower threshold value S ₂ . As a result of the combination in the two NOR gates 11 and 12, the signals Ia and Ib are what are known as differential pulses here at times when the two signals A and A each move between the two threshold values S 1 and S _2. The maximum value pulses A \ and B \ and the two differential pulses Ia and Ib are given to four inputs of a discriminator 13. The two differential pulses Ia and Ib are linked in a NOR gate 14 and converted into counting clocks ZT for a counter 15. The discriminator 13 forms an identification signal K from its input signals for determining the counting direction of the counter 15.

Dies ist zunächst das gesamte Blockschaltbild für die Vierfachauswertung. Für die Zweifachauswertung fallen der Schwellenwertschalter 8 und das NOR-Gatter 11 weg. Das NOR-Gatter 14 ist dann eine Negation. Dem Diskriminator werden nur die Signale Ai und h zugeführt; sein innerer Aufbau ist einfacher. Zur Darstellung dieses Falles sind der Schwellenwertschalter 8, das NOR-Gatter 11 und die die Signale A₂ und I_A führenden Verbindungsleitungen sowie die Eingangsleitung des Diskriminators 13 für das Signal B\ gestrichelt gezeichnet. «oThis is initially the entire block diagram for the quadruple evaluation. The threshold value switch 8 and the NOR gate 11 are omitted for double evaluation. The NOR gate 14 is then a negation. Only the signals Ai and h are fed to the discriminator; its internal structure is simpler. To illustrate this case, the threshold value switch 8, the NOR gate 11 and the connecting lines carrying the signals A ₂ and I _A and the input line of the discriminator 13 for the signal B \ are shown in dashed lines. "O

Der Verlauf der genannten Signale ergibt sich aus der Darstellung in der F i g. 2. Es ist zunächst die periodische Unterteilung der beiden Spuren a und b dargestellt, die um eine Viertelperiode gegeneinander versetzt sind. Weiter zeigt die Fig.2 den zeitlichen Verlauf der beiden von den Verstärkern 5 und 6 gelieferten Signale A und B, annähernd sinusförmig, mit den beiden Schwellenwerten S₁ und S₂ der Schwellenwertschalter 7 bis 10. Daraus ergibt sich der zeitliche Verlauf der Maximalwertimpulse A\, A₂, Bu B₂. Die jeweilige so Differenz ergibt sich für die Signale Ia und Ib- Dabei zeigt sich, daß durch die Versetzung um eine Viertelperiode Differenzimpulse Ia zeitlich mit Maximalwertimpulsen B\ bzw. B₂ zusammenfallen und Differenzimpulse Ib mit Maximalwertimpulsen A\ bzw. A₂. Die Differenzimpulse Ia und Ib erscheinen mit der doppelten Frequenz der Maximalwertimpulse; d. h, daß auch zu den Zeitpunkten des Minimums der Signale A und B Differenzimpulse h bzw. Ia erfolgen. Jeweils zu den Zeitpunkten, wo weder ein Differenzimpuls I_A noch ein Differenzimpuls Ib vorhanden ist, liegt ein Impuls des Zähltaktes ZT. Zum Zeitpunkt ti erfolgt ein Wechsel in der Bewegungsrichtung. Nach dem letzten Zähltakt wird dann das Kennsignal K geändert, im dargestellten Fall von Null auf logisch 1.The course of the signals mentioned results from the illustration in FIG. 2. First, the periodic subdivision of the two tracks a and b is shown, which are offset from one another by a quarter period. FIG. 2 also shows the time course of the two signals A and B supplied by the amplifiers 5 and 6, approximately sinusoidal, with the two threshold values S ₁ and S _{2 of} the threshold value switches 7 to 10. This gives the time course of the maximum value pulses A \, A ₂ , Bu B ₂ . The respective difference thus results for the signals Ia and Ib- It can be seen that due to the offset by a quarter period, differential pulses Ia coincide with maximum value pulses B \ or B ₂ and differential pulses Ib with maximum value pulses A \ or A ₂ . The difference pulses Ia and Ib appear with twice the frequency of the maximum value pulses; d. This means that differential pulses h and Ia also occur at the times of the minimum of signals A and B. At the times when neither a differential pulse I _A nor a differential pulse Ib is present, there is a pulse of the counting cycle ZT. At time ti there is a change in the direction of movement. After the last counting cycle, the identification signal K is then changed, in the illustrated case from zero to logic 1.

Die F i g. 3 enthält die schaltungstechnische Darstellung einer vorteilhaften Realisierung der Schwellenwertschalter 7 bis 10. Dabei ist die Schaltung für zwei Schwellenwertschalter 7 und 8 bzw. 9 und 10 dargestellt. In diesen Schwellenwertschaltern werden aus den analogen Signalen A bzw^ B die digitalen Impulse Ai, und A\ bzw. B\ und Bi geformt. Zwischen zwei Versorgungspotentialen Vgg und Vss sind zwei Reihenschaltungen aus den Drain-Source-Strecken jeweils zweier MOS-Feldeffekttransistoren 16, 17, 18 und 19 gelegt. Dabei liegen die Gate-Elektrode des Transistors 17 und die des Transistors 18 und die Source-Elektroden der Transistoren 17 und 19 auf dem Versorgungspotential Vgg und die Drain-Elektroden der beiden Transistoren 16 und 18 auf dem Versorgungspotential Vss- Eine Eingangsklemme 20, die das Signal A führt, ist mit den Gate-Elektroden des Transistors 16 und des Transistors 19 verbunden. Die Verbindungsstelle der beiden Transistoren 16 und 17 und die der Transistoren 18 und 19 führen jeweils zum Eingang eines ÄS-Fiipfiops mit den Ausgängen 21 und 22. Der Ausgang 21 führt das Signal A₂, der Ausgang 22 das Signal Λι. Die beiden ÄS-Flipflops sind jeweils aus zwei rückgekoppelten NOR-Gattern 23 bis 26 realisiert, wobei die beiden RS-Eingänge jeweils über ein Negationsglied 27 bzw. 28 komplementär geschaltet sind. Für das Signal Bund die Signale B\ und B₂ gilt das Entsprechende.The F i g. 3 contains the circuit diagram of an advantageous implementation of the threshold value switches 7 to 10. The circuit for two threshold value switches 7 and 8 or 9 and 10 is shown. In these threshold value switches, the digital pulses Ai, and A \ or B \ and Bi are formed from the analog signals A or ^ B. Two series connections consisting of the drain-source paths of two MOS field effect transistors 16, 17, 18 and 19 are placed between two supply potentials Vgg and Vss. The gate electrode of the transistor 17 and that of the transistor 18 and the source electrodes of the transistors 17 and 19 are at the supply potential Vgg and the drain electrodes of the two transistors 16 and 18 are at the supply potential Vss Signal A leads is connected to the gate electrodes of transistor 16 and transistor 19. The junction of the two transistors 16 and 17 and that of the transistors 18 and 19 each lead to the input of an ÄS Fiipfiops with the outputs 21 and 22. The output 21 carries the signal A ₂ , the output 22 the signal Λι. The two AES flip-flops are each realized from two fed-back NOR gates 23 to 26, the two RS inputs being connected in a complementary manner via a negation element 27 and 28, respectively. The same applies to the signal Bund, the signals B \ and B _2.

In der Reihenschaltung der beiden Transistoren 16 und 17 dient der Transistor 16 als Schalttransistor und der Transistor 17 als Lasttransistor. Maßgebend für das Durchschalten dieses Schalttransistors 16 ist eine einzige Schwellenspannung, so daß über die Source-Elektrode des Transistors 16 und über das zugehörige ÄS-Flipflop der Ausgang 21 dann einen Impuls A₂ mit dem logischen Wert 1 führt, wenn das Eingangssignal A unter dem unteren Schwellenwert S₂ liegt Die Reihenschaltung der beiden Transistoren 18 und 19 stellt einen Schalter mit einem höheren Schwellenwert dar, weil der Transistor 19 als Schalttransistor und der Transistor 18 als Lasttransistor arbeiten und der Transistor 19 dann durchschaltet, wenn das Eingangssignal A einen höheren Schwellenwert überschreitet Nach Überschreiten dieses höheren Schwellenwerts S\ führt der Ausgang 22 einen Impuls A\ mit dem logischen Wert 1.In the series connection of the two transistors 16 and 17, the transistor 16 serves as a switching transistor and the transistor 17 as a load transistor. A single threshold voltage is decisive for the switching through of this switching transistor 16, so that the output 21 then carries a pulse A ₂ with the logic value 1 via the source electrode of the transistor 16 and the associated AS flip-flop when the input signal A is below the lower threshold value S ₂ is the series connection of the two transistors 18 and 19 represents a switch having a higher threshold value is because the transistor 19 as a switching transistor and transistor 18 operate as a load transistor and the transistor 19 then turns on when the input signal a exceeds a higher threshold After this higher threshold value S \ has been exceeded, the output 22 carries a pulse A \ with the logical value 1.

Die F i g. 4 stellt den inneren Aufbau des Diskriminators 13 für den Fall der Zweifachauswertung dar, wo an seinem Eingang nur eine Sorte von Maximalwertimpulsen A\ und eine Sorte von Differenzimpulsen Ib gelegt werden und daraus das Kennsignal K geformt wird. Ein sog. Delay-Master-Slave-Flipflop 29 hat einen mit D bezeichneten und einen mit !"bezeichneten Eingang. An den Eingang D sind die Maximalwertimpulse A\ gelegt, an den Eingang T die Differenzimpulse Ib- Beim Schaltschritt des Flipflops 29, d. h, wenn die Differenzimpulse Ib über den Takteingang das Flipflop 29 schalten, wird der von den Maximalwertimpulsen A\ an den Eingang D gelegte Zustand in das Flipflop 29 übernommen und bis zum nächsten Schaltschritt aufbewahrt, wo sich das Flipflop 29 erneut nach seinem Eingang D einstellt Das bedeutet, daß zum Zeitpunkt eines Differenzimpulses h am Ausgang des Flipflops 29 der Wert der Maximalwertimpulse A\ befindet, den diese zum Zeitpunkt des davorliegenden Differenzimpulses Ib hatten.The F i g. 4 shows the internal structure of the discriminator 13 for the case of double evaluation, where only one type of maximum value pulses A \ and one type of differential pulses Ib are applied to its input and the identification signal K is formed therefrom. A so-called. Delay master-slave flip-flop 29 has a marked D and one with "designated entrance. An! The D input is set the maximum value pulses A \, to the input of the difference momentum T Ib When switching step of flip-flop 29, d That is, when the differential pulses Ib switch the flip-flop 29 via the clock input, the state applied by the maximum value pulses A \ to the input D is transferred to the flip-flop 29 and stored until the next switching step, where the flip-flop 29 is again after its input D This means that at the time of a differential pulse h at the output of the flip-flop 29, the value of the maximum value pulses A \ is located that they had at the time of the previous differential pulse Ib .

Im Normalfall, wo zum Zeitpunkt aufeinanderfolgender Differenzimpulse /β die Maximalwertimpulse A\ einen wechselnden logischen Wert haben, weisen der Eingang D und der Ausgang des Flipflops 29 immer. einen unterschiedlichen logischen Wert auf. Das gilt für den Fall, wo die relative Bewegungsrichtung der SpurenIn the normal case, where at the time of successive differential pulses / β the maximum value pulses A \ have a changing logic value, the input D and the output of the flip-flop 29 always point. have a different logical value. This applies to the case where the relative direction of movement of the tracks

a und b und damit die Zählrichtung des Zählers 15 gleich bleibt. Kehrt sich dagegen die relative Bewegungsrichtung der beiden Spuren a und b um — der Zeitpunkt t\ in der F i g. 2 —, dann ist der Wert der Maximalwertimpulse A\ zu den Zeitpunkten eines Differenzimpulses /β vor dem Richtungswechsel und des nächsten Differenzimpulses Ib nach dem Richtungswechsel gleich. Dann führen aber zum Zeitpunkt dieses nächsten Differenzimpulses Ib der Eingang D und der Ausgang des Flipflops 29 denselben logischen Wert. a and b and thus the counting direction of the counter 15 remains the same. If, on the other hand, the relative direction of movement of the two tracks a and b is reversed - the point in time t \ in FIG. 2 -, then the value of the maximum value pulses A \ at the times of a differential pulse / β before the change of direction and the next differential pulse Ib after the change of direction is the same. Then, however, at the time of this next differential pulse Ib, the input D and the output of the flip-flop 29 have the same logical value.

Zum logischen Erkennen eines solchen Vorgangs sind der Eingang D und der Ausgang des Flipflops 29 auf ein EXCLUSIV-ODER-Gatter 30 gegeben, das an seinem Ausgang dann eine logische Null führt, wenn der Eingang D und der Ausgang des Flipflops 29 entweder beide den Wert logisch 0 oder den Wert logisch 1 führen. Der Ausgang des EXCLUSIV-ODER-Gatters führt über eine Negation 31 zu dem einen Eingang eines UND-Gatters 32. Der andere Eingang des UND-Gatters 32 ist mit dem Eingang T des Flipflops 29 verbunden. Damit führt der Ausgang des UND-Gatters 32 nur dann einen Impuls vom Wert logisch 1, wenn die Maximalwertimpulse A\ zu den Zeitpunkten aufeinanderfolgender Differenzimpulse h denselben Wert aufweisen. Der Ausgangsimpuls des UND-Gatters 32, der für den Zähler 15 ein Signal zum Umschalten der Zählrichtung darstellt, wird vorteilhaft auf ein Trigger-Flipflop 33 gegeben. Ein solches Flipflop 33 schaltet seinen Ausgangszustand jeweils dann um, wenn ein Impuls an seinen Eingang gelegt wird. Dieser Ausgangszustand des Flipflops 33 stellt für den Zähler 15 das Kennsignal K&vc. For the logical detection of such a process, the input D and the output of the flip-flop 29 are given to an EXCLUSIVE-OR gate 30, which then has a logic zero at its output when the input D and the output of the flip-flop 29 either both have the value logic 0 or the value logic 1. The output of the EXCLUSIVE-OR gate leads via a negation 31 to one input of an AND gate 32. The other input of the AND gate 32 is connected to the input T of the flip-flop 29. The output of the AND gate 32 therefore only carries a pulse with the value logic 1 if the maximum value pulses A \ at the times of successive differential pulses h have the same value. The output pulse of the AND gate 32, which represents a signal for the counter 15 to switch the counting direction, is advantageously sent to a trigger flip-flop 33. Such a flip-flop 33 switches its output state whenever a pulse is applied to its input. This initial state of the flip-flop 33 represents the identification signal K & vc for the counter 15.

In der F i g. 5 ist der innere Aufbau des Diskriminators 13 für die Vierfachauswertung dargestellt Entsprechend den zwei weiteren Eingängen des Diskriminators 13 nach F i g. 1 für die Maximalwertimpulse B_x und für die Differenzimpulse U ist die Schaltung nach der Fig.4 erweitert durch ein zweites Delay-Master-Slave-Flipflop 34 mit einem Eingang D und mit einem Eingang T und mit einem Ausgang. An den Eingang D sind die Maximalwertimpulse B\ und an den Eingang T die Differenzimpulse Ia gelegt. Der Eingang D und der Ausgang des Flipflops 34 sind in einem EXCLUSIV-ODER-Gatter 35 verknüpft dessen Ausgang über ein Negationsglied 36 mit dem Eingang Tdes Flipflops 34 in einem UND-Gatter 37 verknüpft ist. Der Ausgang des UND-Gatters 37 ist mit dem Ausgang des UND-Gatters 32 nach der Fig.4 in einem ODER-Gatter 38 verknüpft und an den Takteingang eines Trigger-Flipflops 39 gelegt. Der Ausgang 40 des Trigger-Flipflops 39 führt das Kennsignal K zum Festlegen der Zählrichtung des Zählers 15. In diesem Fall der Vierfachauswertung kann nach jedem Zähltakt ZTdurch beide Differenzimpulse Ia und Ib ein Umschalten der Zählrichtung vorgenommen werden. Allerdings muß im Trigger-Flipflop 39 noch garantiert sein, daß nach einem Umschalten, das zum Zeitpunkt beispielsweise eines Differenzimpulses h ausgelöst worden ist nicht der bei der neuen Bewegungsrichtung zum Zeitpunkt des nachfolgenden Differenzimpulses Ia erfolgende Ausgangsimpuls erneut ein Umschalten auslöst Durch das NOR-Gatter 14 entsprechend der Fi g. 1 ist garantiert, daß die Zähltakte ZT nicht mit einem Umschaltimpuls zusammenfallen.In FIG. 5 shows the internal structure of the discriminator 13 for the quadruple evaluation. Corresponding to the two further inputs of the discriminator 13 according to FIG. 1 for the maximum value pulses B _x and for the difference pulses U , the circuit according to FIG. 4 is expanded by a second delay master-slave flip-flop 34 with an input D and an input T and an output. Are the maximum value pulses B \ to the D input and to the input of the differential pulses Ia T set. The input D and the output of the flip-flop 34 are linked in an EXCLUSIVE-OR gate 35, the output of which is linked via a negation element 36 to the input T of the flip-flop 34 in an AND gate 37. The output of the AND gate 37 is linked to the output of the AND gate 32 according to FIG. 4 in an OR gate 38 and applied to the clock input of a trigger flip-flop 39. The output 40 of the trigger flip-flop 39 carries the identification signal K to determine the counting direction of the counter 15. In this case of quadruple evaluation, the counting direction can be switched after each counting cycle ZT by means of both differential pulses Ia and Ib . However, it must still be guaranteed in the trigger flip-flop 39 that after a switchover that has been triggered at the time of a differential pulse h , for example, the output pulse occurring in the new direction of movement at the time of the subsequent differential pulse Ia does not trigger a switchover again by the NOR gate 14 according to the Fi g. 1 it is guaranteed that the counting clocks ZT do not coincide with a switchover pulse.

In der F i g. 6 ist eine beispielhafte Ausgestaltung des Diskriminatoraufbaus mit logischen Gattern dargestelltIn FIG. 6 shows an exemplary embodiment of the discriminator structure with logic gates

s Als Grundlage ist dabei das Blockschaltbild nach der Fig.4 für die Zweifachauswertung genommen. Die Erweiterung auf die Vierfachauswertung nach dem Blockschaltbild der F i g. 5 kann leicht vorgenommen werden.s The basis is the block diagram according to Fig. 4 taken for the double evaluation. The extension to the quadruple evaluation according to the Block diagram of FIG. 5 can be done easily.

ίο Sowohl der Master-Teil als auch der Slave-Teil des Delay-Master-Slave-Flipflops 29 besteht jeweils aus einem RS- Flipflop aus jeweils zwei rückgekoppelten NOR-Gattern 41,42 bzw. 43,44. Die R- und S-Eingänge zum Setzen und Rücksetzen der Flipflops sind jeweils angesteuert über ein UND-Gatter 45 bis 48. Der Eingang mit den Maximalwertimpulsen A\ liegt an einem Eingang des UND-Gatters 46 und über ein Negationsglied 49 an einem Eingang des UND-Gatters 45 des Master-Teils. Die jeweils anderen Eingänge der UND-Gatter 45 und 46 liegen am Eingang für die Differenzimpulse /» jeweils ein Eingang der beiden UND-Gatter 47 und 48 des Slave-Teils liegen über ein Negationsglied 50 am Eingang für die Differenzimpulse Ib- Die beiden anderen Eingänge der UND-Gatter 47 und 48 sind mit den Ausgängen der beiden ODER-Gatter 41 und 42 verbunden.ίο Both the master part and the slave part of the delay master-slave flip-flop 29 each consist of an RS flip-flop made up of two feedback NOR gates 41, 42 and 43, 44 respectively. The R and S inputs for setting and resetting the flip-flops are each controlled via an AND gate 45 to 48. The input with the maximum value pulses A \ is at an input of the AND gate 46 and via a negation element 49 at an input of the AND gate 45 of the master part. The other inputs of the AND gates 45 and 46 are at the input for the differential pulses / »one input of the two AND gates 47 and 48 of the slave part are connected via a negation element 50 to the input for the differential pulses Ib- The other two inputs the AND gates 47 and 48 are connected to the outputs of the two OR gates 41 and 42.

Der Eingang mit den Maximalwertimpulsen A\ liegt außerdem sowohl an dem einen Eingang eines ODER-Gatters 51 als auch an dem einen Eingang eines NAND-Gatters 52. An den beiden anderen Eingängen des ODER-Gatters 51 und des NAND-Gatters 52 liegt der Ausgang des NOR-Gatters 44 des Delay-Master-Slave-Flipflops 29. Der Ausgang des ODER-Gatters 51 und der des NAND-Gatters 52 sind in einem NAND-Gatter 53 verknüpft dessen Ausgang zu dem einen Eingang eines UND-Gatters 54 führt Mit dem anderen Eingang des UND-Gatters 54 ist der Eingang für die Differenzimpulse h verbunden. Die Konfiguration der Gatter 51 bis 54 stellt das EXCLUSIV-ODER-Gatter 30 mit dem Negationsglied 31 und dem UND-Gatter 32 nach der F i g. 4 dar.The input with the maximum value pulses A \ is also both at one input of an OR gate 51 and at one input of a NAND gate 52. The output is located at the other two inputs of the OR gate 51 and the NAND gate 52 of the NOR gate 44 of the delay master-slave flip-flop 29. The output of the OR gate 51 and that of the NAND gate 52 are linked in a NAND gate 53 whose output leads to one input of an AND gate 54 the input for the differential pulses h is connected to the other input of the AND gate 54. The configuration of the gates 51 to 54 represents the EXCLUSIVE-OR gate 30 with the negation element 31 and the AND gate 32 according to FIG. 4 represents.

Das Trigger-Flipflop 33 ist aus einem Master-Slave-Flipflop aufgebaut dessen beide Teile ebenfalls jeweils aus zwei ÄS-Flipflops mit NOR-Gattern und Ansteuerung über UND-Gatter aufgebaut sind. Der Master-Teil enthält dabei zwei rückgekoppelte NOR-Gatter 55 und 56, die angesteuert werden über zwei UND-Gatter 57 und 58. Der Slave-Teil besteht aus zwei rückgekoppelten NOR-Gattern 59 und 60, die über zwei UND-GatterThe trigger flip-flop 33 is made up of a master-slave flip-flop its two parts also each consist of two AES flip-flops with NOR gates and control are built up via AND gates. The master part contains two fed back NOR gates 55 and 56, which are controlled via two AND gates 57 and 58. The slave part consists of two feedback NOR gates 59 and 60, which have two AND gates

so 61 und 62 angesteuert werden. Zur Ansteuerung des Trigger-Flipflops 33 ist der Ausgang des UND-Gatters 54 mit jeweils einem Eingang der beiden Master-UND-Gatter 57 und 58 verbunden und liegt über ein Negationsglied 63 an jeweils einem Eingang der Slave-UND-Gatter 61 und 62. Die beiden anderen Eingänge der Master-UND-Gatter 57 und 58 sind jeweils mit einem der beiden Ausgänge des Slave-Flipflops, also den Ausgängen der beiden NOR-Gatter 59 und 60 verbunden. Der Ausgang des NOR-Gatters 60 führt das Kennsignal K zum Festlegen der Zählrichtung des Zählers 15.so 61 and 62 are controlled. To control the trigger flip-flop 33, the output of the AND gate 54 is connected to one input of the two master AND gates 57 and 58 and is connected to one input of the slave AND gates 61 and 62 via a negation element 63. The other two inputs of the master AND gates 57 and 58 are each connected to one of the two outputs of the slave flip-flop, that is to say the outputs of the two NOR gates 59 and 60. The output of the NOR gate 60 carries the identification signal K to determine the counting direction of the counter 15.

Hierzu 3 Blatt ZeichnungenFor this purpose 3 sheets of drawings

Claims

Patent claims:

1. Schaltungsanordnung zur digitalen Messung einer periodisch in Inkremente unterteilten Wegstrecke mit einem zweiteiligen, sich relativ zur Wegstrecke bewegenden Abtastorgan, dessen Teile entweder durch räumliche Versetzung gegeneinander um eine Viertelperiode der Unterteilung der Wegstrecke oder durch Abtasten zweier paralleler gegeneinander um eine Viertelperiode versetzter Unterteilungen der Wegstrecke zwei zeitlich um eine Viertelperiode gegeneinander versetzte Abtastsignalc liefern, aus denen zwei Impulsfolgen erzeugt werden, von denen mindestens eine zur Bestimmung der Länge der Wegstrecke durch einen Zähler gezählt wird und aus denen über einen Diskriminator ein die Richtung der Relativbewegung des Abtastorgans bestimmendes und die Zählrichtung des Zählers festlegendes Signal gewonnen wird, gekennzeichnet durch einen ersten, ein erstes Abtastsignal (A) aufnehmenden Kreis mit mindestens einem Schwellwertschalter (7), dessen Schwellwert (S\) so gewählt ist, daß er an seinem Ausgang im Bereich der Maxima des ersten Abtastsignals (A) Maximalwertimpulse (A\) mit einer der Frequenz des ersten Abtastsignals gleichen Frequenz liefert, durch einen zweiten, ein zweites Abtastsignal (B) aufnehmenden Kreis mit zwei Schwellwertschaltern (9, tO) mit einem oberen bzw. einem unteren Schwellwert φ bzw. Si), deren Ausgänge an ein NOR-Gatter (12) angekoppelt sind, das an seinem Ausgang während des Ansteigens und Abfallens des zweiten Abtastsignals (B) Differenzimpulse (Ib) der doppelten Frequenz liefert, und durch eine Einspeisung der Maximalwertimpulse (Ai) und der Differenzimpulse (Ib) in den Diskriminator (13), in dem der logische Wert jeweils eines Maximalwertimpulses (Ai) festgehalten, zum Zeitpunkt des nächsten Differenzimpulses (Ib) mit dem logischen Wert des nächsten Maximalwertknpulses (A\) verknüpft wird und daraus das die Zählrichtung des Zählers (15) festlegendes Kennsignal (K) gewonnen wird.1.Circuit arrangement for digital measurement of a distance periodically subdivided into increments with a two-part scanning element moving relative to the distance, the parts of which are either offset by a quarter period of the subdivision of the distance or by scanning two parallel subdivisions of the distance offset by a quarter period provide two scanning signals offset by a quarter period from each other, from which two pulse sequences are generated, at least one of which is counted by a counter to determine the length of the distance and from which a discriminator determines the direction of the relative movement of the scanning element and the counting direction of the Counter defining signal is obtained, characterized by a first, a first scanning signal (A) receiving circuit with at least one threshold switch (7), the threshold value (S \) is selected so that it is at its output ng in the range of the maxima of the first sampling signal (A) delivers maximum value pulses (A \) with a frequency equal to the frequency of the first sampling signal, through a second, a second sampling signal (B) receiving circuit with two threshold switches (9, tO) with an upper one or a lower threshold value φ or Si), the outputs of which are coupled to a NOR gate (12) which delivers differential pulses (Ib) of twice the frequency at its output during the rise and fall of the second sampling signal (B), and through feeding the maximum value pulses (Ai) and the difference pulses (Ib) into the discriminator (13), in which the logical value of a maximum value pulse (Ai) is recorded, at the time of the next difference pulse (Ib) with the logical value of the next maximum value pulse (A \) is linked and from this the identification signal (K) which determines the counting direction of the counter (15) is obtained.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß der das erste Abtastsignal (A) aufnehmende Kreis einen weiteren Schwellwertschalter (8) mit dem unteren Schwellwert (Si) enthält, daß die Ausgänge der Schwellwertschalter (7, 8) des das erste Abtastsignal (A) aufnehmenden Kreises an ein weiteres NOR-Gatter (11) angekoppelt sind, das an seinem Ausgang während des Ansteigens und Abfallens des ersten Abtastsignals (A) weitere Differenzimpulse (Ia) liefert, daß der Ausgang des Schwellwertschalters (9) mit dem oberen Schwellwert (Si) und der Ausgang des weiteren NOR-Gatters (It) an den Diskriminator (13) angekoppelt sind, in dem der logische Wert jeweils eines Maximalwertimpulses (B\) vom Ausgang den Schwellwertschalter (9) mit dem oberen Sch well wert (Si) in dem das zweite Abtastsignal (B) aufnehmenden Kreis festgehalten, zum Zeitpunkt des nächsten weiteren Differenzimpulses (Ia) mit dem logischen Wert des nächsten Maximalwertimpuls (B\) vom Schwellwertschalter (9) mit dem oberen Schwellwert (Si) in dem das zweite Abtastsignal liefernden Kreis verknüpft wird und die daraus gewonnenen Impulse neben den zum2. Circuit arrangement according to claim 1, characterized in that the circle receiving the first scanning signal (A) contains a further threshold value switch (8) with the lower threshold value (Si) , that the outputs of the threshold value switches (7, 8) of the first scanning signal ( a) receiving circuit to another NOR gate (are coupled 11) further at its output during the rising and falling of the first scanning signal (a) difference pulses (Ia) provides that the output of the threshold switch (9) to the upper threshold value (Si) and the output of the further NOR gate (It) are coupled to the discriminator (13), in which the logical value of a maximum value pulse (B \) from the output of the threshold switch (9) with the upper threshold value (Si ) held in the circle receiving the second scanning signal (B) , at the time of the next further differential pulse (Ia) with the logical value of the next maximum value pulse (B \) from the threshold switch (9) with de m upper threshold value (Si) in which the second scanning signal supplying circle is linked and the pulses obtained therefrom in addition to the Zeitpunkt der Differenzimpulse (Ib) gewonnenen Impulse zu dem die Zählrichtung des Zählers (15) festlegenden Kennsignal (A^ verarbeitet werden.Time of the difference pulses (Ib) obtained pulses to which the counting direction of the counter (15) defining the identification signal (A ^ are processed.

3. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß der Diskriminator (13) ein3. Circuit arrangement according to claim 1, characterized in that the discriminator (13) is a erstes Delay-Master-Siave-Flipflop (29) mit einem D-Eingang, einem Γ-Eingang und mit einem Ausgang enthält, daß die Maximalwertimpulse (Ai) vom Schwellwertschalter (7) mit dem oberenfirst delay master saves flip-flop (29) with a D input, a Γ input and an output that contains the maximum value pulses (Ai) from the threshold switch (7) with the upper one

ίο Schwellwert (Si) in dem das erste Abtastsignal (A) aufnehmenden Kreis am D-Eingang und die Differenzimpulse (I_B) am Γ-Eingang als Taktimpulse liegen, daß der IT-Eingang mit dem Ausgang über ein EXKLUSIV-ODER-Gatter (30) logisch verknüpftίο Threshold value (Si) in the circle receiving the first sampling signal (A) at the D input and the difference pulses (I _B ) at the Γ input as clock pulses, so that the IT input and the output via an EXCLUSIVE OR gate ( 30) logically linked ist und daß der Ausgang des EXKLUSIV-ODER-Gatters (30) über ein Negationsglied (31) mit dem Γ-Eingang in einem UND-Gatter (32) logisch verknüpft ist urd daß am Ausgang des UND-Gatters (32) Impulse zum Bilden des die Zählrichtung desis and that the output of the EXCLUSIVE-OR gate (30) via a negation element (31) with the Γ input is logically linked in an AND gate (32) urd that at the output of the AND gate (32) pulses to form the counting direction of the Zählers (15) festlegenden Kennsignals (K) entnommen werden.Counter (15) defining identification signal (K) can be taken.

4. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß der Diskriminator (13) ein zweites Delay-Master-Slave-Flipflop (34) enthält, an4. Circuit arrangement according to claim 2, characterized in that the discriminator (13) is a second delay master-slave flip-flop (34) contains dessen D-Eingang die Maximalwertimpulse (Bi) vom Ausgang des Schwellwertschalters (9) mit dem oberen Schwellwert in dem das zweite Abtastsignal (B) aufnehmenden Kreis und an dessen Γ-Eingang die weiteren Differenzimpulse (U) liegen, daß derwhose D input the maximum value pulses (Bi) from the output of the threshold switch (9) with the upper threshold value in the circle receiving the second scanning signal (B) and the other differential pulses (U) at its Γ input, that the

so D-Eingang und der Ausgang über ein EXKLUSIV-ODER-Gatter (35) miteinander und der Ausgang des EXKLUSIV-ODER-Gatters (35) über ein Negationsglied (36) und der Γ-Eingang in einem UND-Gatter (37) logisch miteinander verknüpft sindso the D input and the output via an EXCLUSIVE OR gate (35) with each other and the output of the EXCLUSIVE-OR gate (35) via a negation element (36) and the Γ input in one AND gates (37) are logically linked und daß der Ausgang des UN D-Gatters (37) mit den aus dem zweiten Delay-Master-Slave-Flipflop (34) gewonnenen Impulsen und der Ausgang des UND-Gatters (32) mit den aus dem ersten Delay-Master-Slave-Flipflop (29) gewonnenen Imand that the output of the UN D gate (37) with the from the second delay master-slave flip-flop (34) obtained pulses and the output of the AND gate (32) with the Im obtained from the first delay master-slave flip-flop (29) pulsen über ein ODER-Gatter (38) miteinander verknüpft zu einem Ausgang für Impulse führen, die zu dem die Zählrichtung des Zählers (15) festlegenden Kennsignal (K^ verarbeitet werden.pulse with each other via an OR gate (38) linked to an output for pulses that are processed into the identification signal (K ^ that determines the counting direction of the counter (15).

5. Schaltungsanordnung nach Anspruch 3 oder 4, ■*5 dadurch gekennzeichnet, daß dem UND-Gatter (32)5. Circuit arrangement according to claim 3 or 4, ■ * 5 characterized in that the AND gate (32) bzw. dem die beiden UND-Gatter (32, 37) verknüpfenden ODER-Gatter (38) ein Trigger-Flipflop (39) nachgeschaltet ist, dessen Ausgang (40) das die Zählrichtung des Zählers (15) festlegende Kennsignal (K) führt.or the OR gate (38) linking the two AND gates (32, 37) is followed by a trigger flip-flop (39) whose output (40) carries the identification signal (K) which determines the counting direction of the counter (15).