DE2524129B2

DE2524129B2 - PROGRAMMABLE TIME CONTROL UNIT FOR CONTROLLING LOGICAL CIRCUITS

Info

Publication number: DE2524129B2
Application number: DE19752524129
Authority: DE
Inventors: Piero Collegno Turin Calcagno (Italien)
Original assignee: CSELT Centro Studi e Laboratori Telecomunicazioni SpA
Current assignee: Telecom Italia SpA
Priority date: 1974-06-03
Filing date: 1975-05-30
Publication date: 1976-08-05
Also published as: DE2524129C3; IT1014278B; DE2524129A1

Description

5555

Die Erfindung bezieht sich auf eine programmierbare Zeitsteuereinheit für die Steuerung logischer Schaltungen, die mit sehr hoher Geschwindigkeit arbeiten.The invention relates to a programmable timing unit for controlling logic circuits operating at very high speed.

Logische Schaltungen beliebiger Art, insbesondere wenn sie mit hoher Geschwindigkeit und/oder zeitmultiplex arbeiten sollen, benötigen für ihren Betrieb eine Gruppe geeigneter Zeitgebungs- oder Taktsignale. Diese Signale werden im allgemeinen durch Zeitsteuereinheiten, sogenannte »Taktgeber«Logical circuits of any type, especially if they are high-speed and / or to work time-division multiplex, need a group of suitable timing or for their operation Clock signals. These signals are generally generated by timing units, so-called "clock generators" oder »Uhrscbaltungen«, erzeugt Die wichtigste Eigenschaft dieser Zeitsteuereinheiten ist daß eine zweifeisfreie konstante Phasenbeziehung bei jedem Signalwecbsel in einer Mehrzahl von Signalfolgen sichergestellt wird.or "clock circuits", generated The most important property of these time control units is that a double-free constant phase relationship is ensured for each signal change in a plurality of signal sequences.

Bekannte Systeme verwenden eine zentralisierte Zeitsteuereinheit, die einen Elementartakt festlegt, aus dem die erforderlichen Grundzeiten abgeleitet werden, die als ganzzahlige Vielfache des Elementartakts erhalten werden. Es sind dann einige hauptsächlich aus logischen Gattern bestehende Dekodierschaltungen zugeordnet, die die Grundzeiten so verarbeiten, daß sie die zur Steuerung der zugehörigen logischen Schaltungen erforderlichen Zeitsteuer-Signalverläufe erzeugen.Known systems use a centralized timing unit which defines an elementary clock from which the necessary basic times are derived, as integer multiples of the elementary clock can be obtained. There are then some decoding circuits consisting mainly of logic gates assigned that process the bottom times so that they generate the timing signal waveforms required to control the associated logic circuits.

Diese Systeme erfüllen jedoch die Forderung einer konstanten Phasenbeziehung zwischen der Mehrzahl von erzeugten Signalen aufgrund der unvermeidbaren Beschränkungen nicht zufriedenstellend, die von den Dekodierschaltungen verursacht werden, deren Komplexität sich mit der Komplexität der zu erzeugenden Signalverläufe erhöhtHowever, these systems do not satisfactorily meet the requirement of a constant phase relationship between the plurality of generated signals because of the inevitable limitations caused by the decoding circuits, the complexity of which increases with the complexity of the waveforms to be generated

Es ist bekannt, daß jedes Signal entsprechend der besonderen Art des innerhalb der Dekodierschaltungen zu durchlaufenden Netzwerks für diesen Durchlauf eine kürzere oder längere Zeit benötigt Die Laufzeit kann nicht für jedes Signal genau vorhergesehen werden, so daß sie kompensiert werden könnte, und zwar aufgrund des komplexen, zufälligen Temperaturempfindlichkeitsverhaltens aller logischen Bestandteile, die in großen Mengen in den Dekodierschaltungen vorhanden sind. Außerdem sind alle Taktzeiten durch die längste Laufzeit beschränktIt is known that each signal corresponds to the special type of network to be traversed within the decoding circuits for this run shorter or longer time required The running time cannot be precisely foreseen for every signal, so that it could be compensated for because of the complex, random temperature-sensitivity behavior of all the logical components contained in large Quantities are present in the decoder circuits. In addition, all cycle times are through the longest Limited term

Als Folge hiervon können bei Verwendung dieser Systeme außer den beim Entwurf der Dekodierschaltungen auftretenden Schwierigkeiten auch keine hohen Arbeitsgeschwindigkeiten erzielt werden, da unter Berücksichtigung der Zuverlässigkeit des Betriebs auf keinen Fall Steuersignalfronten erhalten werden sollen, deren Abstand voneinander nur gleich dem maximalen Unsicherheitsintervall in der Phasenkorrelation zwischen verschiedenen Signalen istAs a result, using these systems, in addition to the difficulties involved in designing the decoding circuits, cannot be great Working speeds can be achieved as taking into account the reliability of the operation In no case should control signal fronts be obtained whose distance from one another is only equal to the maximum Is the uncertainty interval in the phase correlation between different signals

Eine weitere ernsthafte Beschränkung im Zusammenhang mit den bekannten Systemen ist die niedrige Flexibilität der erzeugten Steuersignale gegenüber Änderungen, die dannn notwendig werden, wenn irgendwelche Veränderungen in den von ihnen gesteuerten Schaltungen notwendig werden. Es tritt dann der Fall auf, daß die Dekodierschaltungen ganz oder teilweise neu entworfen werden müssen, um für diese Steuersignale die gewünschten Signaiveriäuie zu erhalten. Außerdem ist es aufgrund der Komplexität der Dekodierschaltungen schwierig und teuer, hierin Schritt um Schritt eine wirksame Fehlerüberprüfung durchzuführen.Another serious limitation associated with the known systems is the low one Flexibility of the generated control signals with respect to changes that are necessary when any changes in the circuits they control become necessary. It then occurs the case that the decoding circuits have to be completely or partially redesigned in order for them Control signals to receive the desired signals. Besides, it is due to the complexity of the Decoder circuits are difficult and expensive to perform effective step-by-step error checking herein.

Der erfindungsgemäße Taktgeber vermeidet diese und andere Nachteile; er kann Steuersignale mit genau aufeinander abgestimmten Signalverläufen unabhängig vom Temperatureinfluß erzeugen und ist sehr flexibel aufgrund eines Modulaufbaus, was eine Änderung der Art der Verläufe der ausgehenden Steuersignale ohne Änderung der Verbindungsart leicht macht. Außerdem erhöht sich die Komplexität der Zeitsteuereinheit nicht, wie komplex auch die zu erzeugenden Signalverläufe sein mögen, sondern sie behält stets den gleichen Aufbau und die gleichen Schaltungscharakteristiken. Schließlich ermöglicht der erfindungsgemäße Taktgeber aufgrund seiner einfachen Schaltung Überprüfungen Schritt um Schritt, selbst solche mit Selbstkorrektur.The clock generator according to the invention avoids these and other disadvantages; he can control signals with exactly generate coordinated signal curves independent of the influence of temperature and is very flexible due to a module structure, which changes the type of course of the outgoing control signals without Changing the connection type makes it easy. In addition, the complexity of the timing unit does not increase, however complex the signal curves to be generated may be, they always keep the same Structure and the same circuit characteristics. Finally, due to its simple circuit, the clock generator according to the invention enables step-by-step checks, even those with self-correction.

Die erfindungsgemäße Zeitsteuei einheit tst dadurch gekenazeklffiet, daß sie gleichzeitig eine Mehrzahl von aif-v Serieofolgen beliebiger Komplexität von elementaren Taktsignalen gebildeten Steuersignaleo dadurch erzeugt, daß Bhkonfigurationen gespeichert und in S Befolgung einer programmierten Reihenfolge ausgelesen werden und das Auslesen durch von einem Taktsignal abgeleitete Signale adressiert wird, wobei die Erzeugung durch folgende Baugruppen aufeinanderfolgend dun&gefthit wird: einen Zähler, der das Taktsignal frequenzteilt und periodische Signalbüder mit progressiv ansteigender Periode erzeugt; The timing control unit according to the invention is thereby gekenazeklffiet that it simultaneously generates a plurality of aif-v series sequences of any complexity of elementary clock signals formed control signals in that Bhconfigurations are stored and read out in accordance with a programmed sequence and the reading is addressed by signals derived from a clock signal The generation is successively done by the following assemblies: a counter which divides the clock signal frequency and generates periodic signal loads with a progressively increasing period;

einen Festwertspeicher, der mit Zellen aufgebaut ist, von denen j-jde eine entsprechende Konftguration von Signal-Bhs und Redundanz-Bits gespeichert enthält und die eindeutig und periodisch gemäß einer programmierten Aufeinanderfolge durch die vom Zähler erzeugten Hignalbilder adressiert werden, wobei diese Signal-Bits zusammengesetzt die elementaren Taktsignale ebenso vieler beliebig komplexer serieller Folgen von die logischen Schaltungen steuernden elementaren Signalen bilden; a read-only memory which is constructed with cells, of which j-jde contains a corresponding configuration of signal Bhs and redundancy bits stored and which are uniquely and periodically addressed according to a programmed sequence by the signal images generated by the counter, these signal bits put together to form the elementary clock signals of just as many arbitrarily complex serial sequences of elementary signals controlling the logic circuits;

eine Einrichtung zum Bewirken der Phasenwiedergewinnung und der synchronen Parallelemission der elementaren Taktsignale in festgelegten Zeitspannen; means for effecting phase recovery and the synchronous parallel emission of the elementary clock signals in fixed time periods;

eine Korrekturschaltung, die unter Ausnutzung von den Signal-Bits zugeordneten Redundanz-Bits tine Fehlerüberprüfung der elementaren Taktsignale durchführt.a correction circuit that tine using redundancy bits assigned to the signal bits Performs error checking of the elementary clock signals.

Weitere Einzelheiten, Vorteile und Weiterbildungen der Erfindung ergeben sich aus der folgenden Beschreibung eines bevorzugten Ausführungsbeispiels unter Bezugnahme auf die Zeichnung, deren Figur einen Blockschaltplan der Zeitsteuereinheit zeigt.Further details, advantages and developments of the invention emerge from the following Description of a preferred embodiment with reference to the drawing, the figure of which is a Shows block diagram of timing unit.

Die Schaltung gemäß der Figur umfaßt die folgenden Teile, hinsichtlich deren Verbindung auf die Zeichnung verwiesen wird:The circuit according to the figure comprises the following parts with regard to their connection to the drawing is referred to:

einen Binärzähler BT von an sich bekannter Art, der eine Frequenzdemultiplikation von Elementarimpulsen eines Taktsignals CK einer Periode T, das an einer seiner beiden Eingangsklemmen, die mit einem Leiter 1 verbunden ist, empfangen wird, durchführen kann. Der Zähler BT arbeitet so, daß er an seinem Ausgang, nämlich an einer Mehrzahl von m Leitern 3, m verschiedene Impulsfolgen erzeugt, die folgendermaßen gebildet sind: An einem Leiter m\ eine Folge mit einer Periode 7; also der Periode des Taktsignals CK, an einem Leiter m₂ eine Folge mit einer Periode 2 T; an einem Leiter /77} eine Folge mit einer Periode 4 T; usw. bis zu einer Folge mit einer Periode Tm = H^m- ·> T an einem Leiter mm An die zweite Eingangsklemme von #7" ist über einen Leiter 10 ein Rückstellsignal S angelegt, das nur dann notwendig ist, wenn eine Mehrzahl von der dargestellten Zeitsteuereinheit identischen Zeitsteuereinheiten benützt und synchronisiert werden; einen Festwertspeicher RM von an sich bekannter Art, der in 2^m Zellen aufgebaut ist, die Wörter aus η + k Bits enthalten, wobei m = Zahl der Leiter zwischen BT und RM; η = Gesamtzahl der verschiedenen gleichzeitig zu erzeugenden Steuersignale; und k = vorgegebene Zahl von Redundanz-Bits zur Fehlerüberprüfung. Der Speicher RM wird durch binäre Signale über die m mit den Leitern 3 verbundenen Eingänge adressiert und gibt als Ausgangssigna! auf einer Mehrzahl von Leitern 4 em SigimByM von a + k Bits bei jedem Obergang des Taktsägnab CK, das am Leiter 1 Begt, ab. Wie dem Fachmann bekannt ist, kann ein soldier Vorgang genau durchgeführt werden, sofern die Hafcperiode 772 des Taktsignals CK nicht kurzer als die Fortschreitungszeitcharakterisn*k des Speichers RM ist Insgesamt führt der Speicher RM einen Zehplan durch, bei dem jede Zelle ein gegebenes voreingespeichertes Signalbild von η + k Bits aufweist und in zyklische und zwei/eindeutige Übereinstimmung mit jeder der Hafcperioden 772 des Taktsignals CK gebracht ist, das in einem Zeitintervall a binary counter BT of a known type which can perform a frequency demultiplication of elementary pulses of a clock signal CK of a period T received at one of its two input terminals, which is connected to a conductor 1. The counter BT works in such a way that at its output, namely on a plurality of m conductors 3, m different pulse sequences are generated which are formed as follows: on a conductor m \ a sequence with a period 7; that is, the period of the clock signal CK, on a conductor m ₂ a sequence with a period 2 T; on a conductor / 77} a sequence with a period of 4 T; etc. up to a sequence with a period Tm = H ^m - ·> T on a conductor mm. A reset signal S is applied to the second input terminal of # 7 "via a conductor 10, which is only necessary when a plurality of the Time control unit shown are used and synchronized identical time control units; a read-only memory RM of a known type, which is built up in 2 ^m cells containing words of η + k bits, where m = number of conductors between BT and RM; η = total number of different control signals to be generated at the same time; and k = predetermined number of redundancy bits for error checking. The memory RM is addressed by binary signals via the m inputs connected to the conductors 3 and gives as output signals on a plurality of conductors 4 em SigimByM of a + k bits at each transition of the clock signal from CK, which is located on conductor 1. As is known to those skilled in the art, such an operation can be carried out accurately, provided that the period 772 of the clock signal CK is not shorter than the progression time characterisn * k of the memory RM Overall, the memory RM carries out a toe plan in which each cell has a given pre-stored signal image of η + k bits and in cyclical and two / unambiguous correspondence with each of the Hafcperioden 772 of the clock signal CK is brought in a time interval

enthalten ist, wobei τ = zyklische Abtastperiode von 2^m Zellen des Speichers RM, bestimmt durch die Sättigung des Zählers BT;
ein übliches Register RU der Art »paralleler Eingang — paralleler Ausgang«, das aus π + k Zellen besteht Die Eingänge des Registers /?L/sind mit dem Restwertspeicher RM über die Leiter 4 verbunden, und an den Ausgängen hängt eine Mehrzahl von π + k Leitern 6 und 8. Das Register RUspeichert die auf den Leitern 4 liegenden Dater, und macht sie unmittelbar zugreifbar für eine Ablesung an den Leitern 6 und 8, sobald es auf einem Leiter 5 ein Ladesignal empfängt. Dieses Signal wird einfach aus dem auf dem Leiter 1 und einem Leiter 2 vorliegenden Taktsignal CK hergestellt das mit Hilfe einer üblichen Verzögerungsstrecke LT mit einer Totzeit, die geringfügig länger ist als die Laufzeitcharakteristik von RM, geeignet verzögert wird. Die Verzögerungsstrecke LT kann praktisch beispielsweise mit Hilfe eines einfachen Signalinverters dargestellt werden
und eine Fehlerüberprüfschaltung CP, die die für diesen Zweck vorgesehenen k Redundanz-Bits verwendet Die Schaltung CP kann von an sich bekannter Art sein, und ihre Betriebsweise hängt davon ab, welche Art von Fehlerüberwachung durchgeführt werden soll, beispielsweise Paritätsprüfung, Bewertungsfehlerüberprüfung, Überprüfung durch selbstkorrigierende Kode usw. Die Fehlerüberprüfschaltung CP ist mit dem Register AL'über die.π + k Leiter 6 und 8 verbunden. Ist das von der Schaltung CP durchgeführte Fehlerüberwachungssystem nicht ein selbstkorrigierendes System, so erscheint in üblicher Weise ausgangsseitig auf einem Leiter 9 ein Alarmsignal, wenn ein Fehler unter den π soeben empfangenen Daten-Bits festgestellt wird. Werden andererseits Systeme der selbstkorrigierenden Art verwendet, so sind andere, in der Figur nicht dargestellte bekannte Schaltungen angeschlossen, die unmittelbar die erforderlichen Korrekturen der η von RU ausgehenden und auf den Leitern 7 gesammelten Daten bewirken. is included, where τ = cyclic sampling period of 2 ^m cells of the memory RM, determined by the saturation of the counter BT;
a common register RU of the type "parallel input - parallel output", which consists of π + k cells. The inputs of the register /? L / are connected to the remainder memory RM via the wire 4, and a plurality of π + are attached to the outputs k conductors 6 and 8. The register RU stores the data lying on the conductors 4 and makes them immediately accessible for a reading on the conductors 6 and 8 as soon as it receives a charging signal on a conductor 5. This signal is simply produced from the clock signal CK present on conductor 1 and a conductor 2, which is suitably delayed with the aid of a conventional delay path LT with a dead time that is slightly longer than the runtime characteristic of RM. The delay path LT can practically be represented, for example, with the aid of a simple signal inverter
and a Fehlerüberprüfschaltung CP, the provided for this purpose k redundancy bits used The circuit CP may be of per se known type, and its operation depends on which type is to be performed by error control, for example, parity checking, evaluation error checking, verification by self-correcting Code, etc. The error checking circuit CP is connected to the register AL 'via die.π + k conductors 6 and 8. If the error monitoring system implemented by the circuit CP is not a self-correcting system, an alarm signal appears in the usual way on the output side on a conductor 9 if an error is detected among the π data bits just received. The other hand, systems of the self-correcting nature is used, others are connected in the figure, not shown, well-known circuits that cause immediately the necessary corrections of the η of RU outgoing and collected on the conductors 7 data.

Die beschriebene Zeitsteuereinheit arbeitet folgendermaßen: The time control unit described works as follows:

Das auf den Leitern 1 und 2 liegende Taktsignal CK mit der Periode T wird vom Binärzähler BT frequenzgeteilt, der an seinen Ausgängen an den m Leitern 3 zum Festwertspeicher RM jeweils zu T/2 m The clock signal CK with the period T on the conductors 1 and 2 is frequency-divided by the binary counter BT , which at its outputs on the m conductors 3 to the read-only memory RM is T / 2 m

verschiedene periodische Signalbilder mit einer sich nach der Beziehungdifferent periodic signal images with one according to the relationship

T_n, = 2*-¹) T T _n , = 2 * - ¹ ) T

progressiv ansteigenden Periode erzeugt.
Zu jeder Zeitspanne innerhalb der Periodeprogressively increasing period.
At any time within the period

τ -J"-J-τ -J "-J-

ist das Signalbild auf den m Leitern 3 eindeutig und bildet die Ausleseadresse einer bestimmten Zelle unter den 2^m Zellen des Festwertspeichers RM. Diese selbe Zelle wird erneut nach der Periode τ adressiertthe signal image on the m conductors 3 is unambiguous and forms the read-out address of a specific cell among the 2 ^m cells of the read-only memory RM. This same cell is addressed again after the period τ

Der Festwertspeicher AM ist zuvor Zelle um Zelle in Funktion vom periodischen Signalbild der π Bits bespeichert worden, die in jeder Zeitspanne 772 gleichzeitig gewünscht werden.The read-only memory AM has previously been stored cell by cell as a function of the periodic signal image of the π bits which are simultaneously desired in each time span 772.

Jedes der π Bits kann als elementares Taktsignal einer seriellen Folge von auf den Leitern 7 erzeugten Pegeln angesehen werden. So gesehen, transportieren die Leiter 7 η Signale der Periode τ zum operativen Teil der logischen Einheit Die Pegelaufeinanderfolge in diesen Signalen kann dadurch bestimmt werden, daß vorher in den aufeinanderfolgenden Zellen von RM Wörter von η + k Bits eingespeichert worden sind, so daß die gewünschte Pegelaufeinanderfolge erhalten wini.Each of the π bits can be viewed as an elementary clock signal of a serial sequence of levels generated on the conductors 7. As such, the conductors transport 7 η signals of the period τ to the operational part of the logical unit, the level of sequence in these signals can be determined by the fact that have been previously stored into the successive cells of RM words k by η + bits, so that the desired Get level sequence wini.

Bei einem derartigen Vorgehen ist es äußerst einfach, Steuersignale vorzusehen, die ein auch noch so komplexes Signalbild aufweisen, da es genügt, durch eine einfache Folge von »1« und »0« in der Zeitspanne von 772 das Zeitverhalten dieser Signale nur für die Periode τ festzulegen. Im Gegensatz hierzu erhöhen sich bei Verwendung der Tor-Kodier-Schaltungen nach dem Stand der Technik die Schaltungskomplikationen und infolgedessen die Entwurfsschwierigkeiten und die Menge der verwendeten logischen Elemente proportional mit der Komplexität des gewünschten Signalbilds.With such a procedure, it is extremely easy to provide control signals that have a signal pattern, no matter how complex, since it is sufficient to use a simple sequence of "1" and "0" in the time span of 772 to determine the timing of these signals for the period only to set τ . In contrast, the use of the gate coding circuits of the prior art increases the circuit complications and, consequently, the difficulty of design and the amount of logic elements used in proportion to the complexity of the desired signal image.

Außerdem genügt es bei der beschriebenen Ausführung, zum vollständigen Auswechseln der Gruppe von Steuersignalen nur der Speicher RM gegen einen anderen Speicher der gleichen Art auszutauschen, der in der geforderten Weise bespeichert ist.In addition, in the embodiment described it is sufficient to completely exchange the group of control signals only to exchange the memory RM for another memory of the same type, which is stored in the required manner.

ίο Die von» Speicher RM ausgehenden und auf den Leitern 4 liegenden η + k Bits werden im Register RU gespeichert und gehen von diesem in vollkommener Synchronisation auf den Leitern 6 und 8 aus, wenn in dem von der Verzögerungsstrecke LTverzögerten und auf dem Le iter 5 liegenden Taktsignal eine Veränderung auftritt. Das einfache Register RU bewirkt also die erforderliche Phasenwiedergewinnung für die von RM ausgehenden Daten. Aufgrund der Zusammenarbeit zwischen dem Binärzähler BTund dem Speicher RM ist die Mindestzeit der Phasenwiedergewinnung nur die für AM charakteristische Laufzeit, die für alle π verschiedenen erzeugten Signale gleich ist, unabhängig davon, wie kompliziert die entsprechenden Signalbilder sind.
Die Anwendung der Phasenwiedergewinnung auf die ίο The η + k bits emanating from »Memory RM and lying on the conductors 4 are stored in the register RU and proceed from this in perfect synchronization on the conductors 6 and 8, if in the delayed by the delay line LT and on the conductor 5 lying clock signal a change occurs. The simple register RU thus provides the necessary phase recovery for the data emanating from RM. Due to the cooperation between the binary counter BT and the memory RM , the minimum phase recovery time is only the transit time characteristic of AM, which is the same for all π different generated signals, regardless of how complicated the corresponding signal images are.
The application of phase recovery to the

Z5 erfindungsgemäße Zeitsteuereinheit mit Hilfe des Registers RU ermöglicht es, zu jeder Zeitspanne mit genauer Synchronisation alle den η Steuersignalen zugeordneten Bitkonfigurationen mit genauer Phasenkorrelation zu erzeugen. Außerdem erleichtert die strenge Gleichzeitigkeit der η Daten-Bits mit den k Redundanz-Bits die von der Fehlerüberprüfschaltung CPin üblicher Weise durchgeführte Fehlerüberprüfung. Die gesammelten π Leiter 7 bringen gleichzeitig die Steuersignale zu den der Zeitsteuereinheit streng folgenden logischen Schaltungen.Z5 timing unit according to the invention with the aid of the register RU makes it possible to generate all the bit configurations associated with the η control signals with precise phase correlation at any time span with precise synchronization. In addition, the strict simultaneity of the η data bits with the k redundancy bits facilitates the error checking carried out in the usual way by the error checking circuit CP. The collected π conductors 7 simultaneously bring the control signals to the logic circuits strictly following the timing control unit.

Hierzu 1 Blatt Zeichnungen1 sheet of drawings

Claims

Patent claims:

1. Programmierbare Zeitsteuereinheit für die Steuerung logischer Schaltungen, dadurch ge kennzeichnet, daß sie gleichzeitig eine Mehrzahl von aas Serienfolgen beliebiger Komplexität von elementaren Taktsignalen (auf 7) gebildeten Steuersignalen dadurch erzeugt, daß Bitkonfigurationen gespeichert und in Befolgung einer program- mierten Reihenfolge ausgelesen werden und das Auslesen durch von einem Taktsignal (CK) abgeleitete Signale (auf 3) adressiert wird, wobei die Erzeugung durch folgende Baugruppen aufeinanderfolgend durchgeführt wird: is einen Zähler (BT), der das Taktsignal (CK) frequenzteilt und periodische SignalWder (auf 3) mit progressiv ansteigender Periode erzeugt; einen Festwertspeicher (RM) der mit Zellen aufgebaut ist, von denen jede eine entsprechen- ta de Konfiguration von Signal-Bits und Redundanz-Bits gespeichert enthält und die eindeutig und periodisch gemäß einer programmierten Aufeinanderfolge durch die vom Zähler (BT) erzeugten Signalbilder adressiert werden, wobei diese Signal-Bits zusammengesetzt die elementaren Taktsignale ebenso vieler beliebig komplexer serieller Folgen von die logischen Schaltungen steuernden elementaren Signalen bilden; eine Einrichtung (RU, LT) zum Bewirken der Phasenwiedergewinnung und der synchronen Parallelemission der elementaren Taktsignale in festgelegten Zeitspannen;1. Programmable time control unit for the control of logic circuits, characterized in that it simultaneously generates a plurality of aas series sequences of any complexity of elementary clock signals (on 7) formed control signals in that bit configurations are stored and read out following a programmed sequence and the reading derived by a clock signal (CK) signals is addressed (on 3), wherein the generation is performed sequentially by the following modules: is a counter (BT), the frequency-divides the clock signal (CK) and periodic SignalWder (3) with generated progressively increasing period; a read only memory (RM) which is constructed with cells of which contains stored each having a corresponding ta de configuration of signal bits and redundancy bits and which are addressed uniquely and periodically according to a programmed sequence by the data generated by the counter (BT) signal images These signal bits, when combined, form the elementary clock signals of just as many arbitrarily complex serial sequences of elementary signals controlling the logic circuits; means (RU, LT) for effecting phase recovery and synchronous parallel emission of the elementary clock signals at predetermined time periods;

eine Korrekturschaltung (CP), die unter Ausnützung von den Signal-Bits zugeordneten Redundanz-Bits eine. Fehlerüberprüfung der elementaren Taktsignale durchführta correction circuit (CP), using redundancy bits assigned to the signal bits. Performs error checking of the elementary clock signals

2. Zeitsteuereinheit nach Anspruch 1, dadurch gekennzeichnet, daß die elementaren Taktsignale gleichzeitig mit den Redundanz-Bits in einer Zeit erzeugt werden, die von der für den Festwertspeicher CÄMjcharakteristischen Laufzeit abhängig ist2. Time control unit according to claim 1, characterized in that the elementary clock signals are generated simultaneously with the redundancy bits in a time that is dependent on the runtime characteristic of the read-only memory CÄMj

3. Zeitsteuereinheit nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die eine Phasenwiedergewinnung der Elementarsignale bewirkende Einrichtung eine Verzögerungseinrichtung (LT) zur Verzögerung des Taktsignals (CK) nut einer von der Laufzeit des Festwertspeichers (RM) abhängigen Verzögerungszeit umfaßt und das von der Verzage- v> rungseinrichtung ausgehende Signal periodisch die gleichzeitige Abgabe der elementaren Taktsignale (auf 7) steuert.3. Time control unit according to claim 1 or 2, characterized in that the phase recovery of the elementary signals effecting device comprises a delay device (LT) for delaying the clock signal (CK) only a delay time dependent on the running time of the read-only memory (RM) and that of the delay - V> approximation device outgoing signal periodically controls the simultaneous delivery of the elementary clock signals (on 7).