DE2553258B2

DE2553258B2 - Circuit arrangement for a digital multi-frequency character receiver

Info

Publication number: DE2553258B2
Application number: DE2553258A
Authority: DE
Inventors: Herbert Dipl.-Ing. 7000 Stuttgart Ball; Wolf Dipl.-Ing. 7015 Korntal Ohl
Original assignee: Standard Elektrik Lorenz AG
Current assignee: Alcatel Lucent Deutschland AG
Priority date: 1975-11-27
Filing date: 1975-11-27
Publication date: 1979-10-25
Also published as: GB1545254A; ES453636A1; CA1078980A; FR2333398A1; CH601955A5; DE2553258C3; ZA766727B; BE848776R; DE2553258A1; FR2333398B1

Description

Die Anmeldung betrifft eine Schaltungsanordnung für einen Zeichenempfänger zur Erkennung von mehreren gleichzeitig und jeweils in einer anderen Frequenzgruppe als ein Zeichen ausgesandten Signalfrequenzen, in der für jede Frequenzgruppe Zähler zur Ausmessung der Zeit zwischen Nulldurchgängen vorgesehen sind, sowie Einrichtungen, die bei Feststellung eines Störsignals ein Rückstcllsignal erzeugen, welches die Zählung für die betroffene Frequenzgruppe neu beginnen läßt, insbesondere für digitale Tastwahlempfänger in Fernsprechanlagen. The application relates to a circuit arrangement for a character receiver for recognizing several signal frequencies transmitted simultaneously and in a different frequency group as a symbol, in the counters are provided for each frequency group to measure the time between zero crossings, as well as devices which generate a reset signal when an interference signal is detected, which the count for the frequency group concerned can begin again, especially for digital touch-tone receivers in telephone systems.

Eine derartige Schaltungsanordnung ist aus der DE-OS 23 41 224 bekannt. In diesem nach dem Zwei-Gruppen-Kode (2 mall aus 4) arbeitenden Zeichenempfänger werden die Frequenzen eintreffender und hinsichtlich ihrer Gültigkeit zu prüfenden Signale mit digitalen Zählern erkannt. In gruppenindividuellen Auswerteschaltungen werden beim Eintreffen eines Signals ein Halbperiodenzähler und gleichzeitig ein Taktzähler angelassen. Durch Vergleich der beiden Zählerstände wird festgestellt, ob die Frequenz des Signals in einem vorgegebenen Raster liegt oder nicht. Im ersten Fall gibt die Auswerteschaltung auf einer von vier vorhandenen frequenzzugeordneten Ausgangsädern ein Signal an eine Zeichenausgabeschaltung ab und im zweiten Fall werden die Zähler der betroffenen Frequenzgruppe durch Rückstellung neu angelassen. Erst wenn die Zeichenausgabeschaltung aus beiden Auswerteschaltungen je ein Signal empfängt, ist das parallelkodierte Zeichen erkannt.Such a circuit arrangement is known from DE-OS 23 41 224. In this after Two-group code (2 out of 4) working character receivers, the frequencies more incoming and recognized signals to be checked with regard to their validity with digital counters. In group-specific When a signal arrives, evaluation circuits become a half-cycle counter and one at the same time Clock counter left on. By comparing the two counter readings, it is determined whether the frequency of the Signal lies in a predetermined grid or not. In the first case, the evaluation circuit is on one of four existing frequency-assigned output wheels from a signal to a character output circuit and in the second case the counters of the frequency group concerned are restarted by resetting. It is only when the character output circuit receives a signal from both evaluation circuits parallel coded characters recognized.

Die Zeit, die eine Auswerteschaltung zur Frequenzerkennung benötigt, hängt ab von einer festgelegten Anzahl von für einen Erkennvorgang zu berücksichtigenden Perioden und von der Frequenz des zuThe time it takes for an evaluation circuit to detect the frequency required depends on a specified number of factors to be taken into account for a recognition process Periods and from the frequency of the to

prüfenden Signals, so daß die Signale höherer Frequenz schneller erkannt werden als die Signale niederer Frequenz. Ein in beiden Auswerteschaltungen gleichzeitig beim Auftreten eines parallelkodierten Zeichens begonnener Erkennvorgang wird aufgrund der unterschiedlichen Erkennzeiten um eine systembedingte Differenzzeit der auseinanderliegenden Zeitpunkte mit der Signalabgabe an die Zeichenausgabeschaitung abgeschlossen sein. Dieses Zeichen muß unter Berücksichtigung der systembedingten Differenzzeit als gültig ausgegeben werden. Es ist aber auch die aus der Verwendung eines Parallelkodes ableitbare gegensätzliche Forderung nach einer möglichst kurzen Differenzzeit zu berücksichtigen, damit zwischen parallel- und serienkodierten Signalen unterschieden werden kann.test signal, so that the higher frequency signals are recognized faster than the lower signals Frequency. One in both evaluation circuits at the same time when a parallel-coded character occurs The recognition process that has started becomes a system-related one due to the different recognition times Difference time between the points in time with the signal output to the character output circuit to be finished. This character must be considered valid, taking into account the system-related difference time are issued. But it is also the opposite which can be derived from the use of a parallel code Requirement for the shortest possible difference time to be taken into account so that between parallel and serial coded signals can be distinguished.

Zu diesem Zweck ist eine maximal zulässige Differenzzeit festzulegen.For this purpose, a maximum permissible difference time must be specified.

Wenn das zu prüfende Zeichen mit einer Störung behaftet ist, die sich nur in einer Frequenzgruppe auswirkt und somit nur in der zugehörigen Auswerte-If the character to be checked is affected by a disturbance that is only in one frequency group affects and therefore only in the associated evaluation

J5 schaltung als Frequenzfehler oder aufgrund eines anderen Gültigkeitskriteriums als unzulässig erkannt wird, werden die Zähler dieser Auswerteschaltung durch Rückstellung neu angelassen, und die Erkennzeit verlängert sich entsprechend. Dieses an sich gültige Zeichen wird nicht als solches erkannt, weil die zulässige Differenzzeit überschritten wird.J5 circuit as a frequency error or due to a other validity criterion is recognized as inadmissible, the counters of this evaluation circuit restarted by resetting, and the detection time is extended accordingly. This is valid in itself Character is not recognized as such because the legal one Difference time is exceeded.

Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung der eingangs genannten Art anzugeben, mit der auch Zeichen, die mit den erwähnten Störungen eintreffen, ausgewertet werden können.The invention is based on the object of providing a circuit arrangement of the type mentioned at the beginning with which characters that arrive with the malfunctions mentioned can also be evaluated.

Dies wird erfindungsgemäß dadurch erreicht, daß der Auswerteschaltung jeder Frequenzgruppe für jede andere Frequenzgruppe eine Folgeschaltung zugeordnet ist, daß das RUckstcll.signal aus jeder Frequcnzgruppe an die Eingänge aller dieser Frequenzgruppe zugeordneten Folgeschaltungen gelegt ist und daß der Ausgang einer jeden Folgeschaltung mit den Rückstclleingängen der Zähler einer anderen Frequenzgruppe verbunden ist.This is achieved according to the invention in that the evaluation circuit of each frequency group for each Another frequency group is assigned a sequential circuit that the reset signal from each frequency group is applied to the inputs of all sequence circuits assigned to this frequency group and that the Output of each subsequent circuit with the reset inputs the counter of another frequency group is connected.

Dadurch ergibt sich der Vorteil, daß die zu prüfenden Signale die zusätzliche Bedingung erfüllen müssen, eine vorgebbare Zeit gleichzeitig aufzutreten, um als ein Zeichen erkannt zu werden. Damit wird der Schutz gegen Zeichenimitationen (Sprachschutz) verbessert.This has the advantage that the signals to be tested must meet the additional condition, a time to occur simultaneously in order to be recognized as one character. This is the protection against character imitations (speech protection) improved.

W) obwohl die Anzahl der als ungültig zurückgewiesenen Zeichen sinkt.W) even though the number of rejected as invalid Character sinks.

Desweiteren sieht die Erfindung vor, daß jede Folgeschaltung eine Torschaltung enthält, deren erster Eingang das an den Eingang angelegte Rückstellsignal und deren zweiler Eingang Signale aus einem Nulldurchgangserkenner der Auswerteschaltung, an die das Ausgangssignal der Folgeschaltung angelegt ist, zugeführt erhält und daß der Ausgang der TorschaltungFurthermore, the invention provides that each sequential circuit contains a gate circuit, the first of which Input the reset signal applied to the input and its two input signals from one Zero crossing detector of the evaluation circuit to which the output signal of the sequential circuit is applied, receives fed and that the output of the gate circuit

F-iF-i

den Ausgang der Folgesehaltung bildet.forms the outcome of the following attitude.

Dadurch ergibt sich der weitere Vorteil, daß der zeitliche Verzug beim Auswertebeginn in den einzelnen Gruppen nicht größer als eine halbe Periodendauer ist, wodurch die vorgegebene Erkennzeit für Zeichen weiter verkürzt werden kann.This results in the further advantage that the time delay at the start of the evaluation in the individual Groups is not longer than half a period, whereby the specified recognition time for characters can be further shortened.

Vorteilhafte Weiterbildungen der Erfindung sind den Unteransprüchen zu entnehmen.Advantageous further developments of the invention can be found in the subclaims.

Die Erfindung wird anhand des in Zeichnung dargestellten AusCahrungsbeispiels näher erläutert.The invention is explained in more detail with reference to the example shown in the drawing.

Zwischen den an sich bekannten Auswerteschaltungen A1 und A 2 sind die erfindungsgemäß neu hinzugekommenen Folgeschaltungen FSi und FS 2 mit ihren Anschlüssen dickstrichig dargestellt. Die Bezugszeichen sind mit Indizes versehen; Index 1 bzw. 2 kennzeichnet ein Schaltelement als der Auswerteschaltung A 1 bzw. A 2 der oberen bzw. der unteren Frequenzgruppe zugegörig.Between the evaluation circuits A 1 and A 2 , which are known per se, the subsequent circuits FSi and FS 2 newly added according to the invention are shown with their connections in thick lines. The reference symbols are provided with indices; Index 1 or 2 identifies a switching element as belonging to the evaluation circuit A 1 or A 2 of the upper or lower frequency group.

Die an einem Eingang z. B. /1 der Auswerteschaltung A 1 auftretenden Signale, die üblicherweise rechteckförmig sind, erzeugen in einem Nulldurchgangserkenner ND X Nadeiimpuise, die in einen N'uiidurchgangszähier NZl laufen und diesen mit jedem Nadelimpuls weiterschalten. Dem Nulldurchgangszähler NZX ist auch ein Taktzähler 7Zl zugeordnet, der von einem hochfrequenten Bezugstakt T in bekannter Weise geschaltet wird und dessen Rückstelleingänge RTl denen des Nulldurchgangszählers NZX parallelgeschaltet sind, so daß ein Rückstellimpuls R 1 beide Zähler NZi und 7Zl gleichzeitig beeinflußt. Sobald :n den jo Nulldurchgangszähler NZXn Nadelimpulse gelaufen sind, ist ein bestimmter mit nz I η bezeichneter Ausgang erregt und gibt ein »!«-Signal ab. Wenn der Taktzähler 7Z1 in der gleichen Zeit die Zählstclliing Nerreicht hat, ist auch dessen mit tz X N bezeichneter Ausgang erregt, ti Beide Ausgangsanschlüsse min und UXN sind mit einer Logik L X verbunden, die bei Anwesenheit eines »!«-Signals auf jedem AnschluU n/. Xn und t/. IN einen der Signalfrequenz zugeordneten Ausgang z. B. O X der Auswerteschallung/l ! erregt.The at an entrance z. B. / 1 of the evaluation circuit A 1 occurring signals, which are usually square-wave, generate in a zero crossing detector ND X needle impulses that run into a N'uiidurchgangszähier NZl and advance this with each needle pulse. The zero crossing counter NZX is also assigned a clock counter 7Zl, which is switched by a high-frequency reference clock T in a known manner and whose reset inputs RTl are connected in parallel to those of the zero crossing counter NZX , so that a reset pulse R 1 influences both counters NZi and 7Zl at the same time. As soon as: n the jo zero crossing counter NZXn needle pulses have run, a certain output labeled nz I η is excited and emits a "!" Signal. If the clock counter 7Z1 has reached the counting number N at the same time, its output labeled tz XN is also excited, ti Both output connections min and UXN are connected to a logic LX which, when a "!" Signal is present on each connection n /. Xn and t /. IN one of the signal frequency associated output z. B. OX of the evaluation sound / l! excited.

Angemerkt sei, daß der Taktzähler TZ I neben dem Ausgang tz 1Nnoch drei weitere nicht näher bezeichnete Ausgänge an bestimmten Zählerständen zur Erkennung der anderen drei Zeichenfrequen/.en dieser Gruppe enthält. αϊ It should be noted that, in addition to the output tz 1 N , the clock counter TZ I also contains three further outputs (not shown in more detail) at certain counter readings for recognizing the other three character frequencies / .s of this group. αϊ

Wenn bei einem Erkennvorgang der Niilldurchgangszähler NZX bis η gezählt hai und das abgegebene »!«-Signal mit keinem »!«-Signal von einem der gesinnten Taktzählerausgänge koinzidiert, weil die empfangene Frequenz gestört war. dann erzeugt die w Logik L X nach dieser Fcsistellung ein Kückstellsignal RX, welches einerseits die Zähler NZX und TZX zurückstellt und andererseits in einer der Gruppe zugeordneten Folgeschaltung FSl ein Flipflop FFI setzt, welches ein nachgeschaltetes UND-Glied Tl vorbereitet, den nächsten eintreffenden Nadelimpuls aus dem Nulldurchgangserkenner ND2 der anderen Gruppe an die Rückstelleingänge RN2 und RT2 dieser anderen Gruppe durchzuschalten. Somit wirkt der Rückstellimpuls aus einer Gruppe auf die Zähler beider Gruppen und die Zählung beginnt in jeder Gruppe genau zum Zeitpunkt eines Nulldurchgangs, so daß immer nur die vollen Intervalle zwischen NuUdurchgängen ausgemessen werden.If during a recognition process the low pass counter NZX counts to η and the emitted "!" Signal does not coincide with any "!" Signal from one of the clock counter outputs because the received frequency was disturbed. then the w logic LX generates a reset signal RX after this Fcsistosition, which on the one hand resets the counters NZX and TZX and on the other hand sets a flip-flop FFI in a sequential circuit FSl assigned to the group, which prepares a downstream AND element Tl , the next incoming needle pulse from the To connect the zero crossing detector ND2 of the other group to the reset inputs RN2 and RT2 of this other group. Thus, the reset pulse from one group acts on the counters of both groups and the counting starts in each group exactly at the time of a zero crossing, so that only the full intervals between NuU crossings are measured.

Der Rückstelleingang des Flipflops FFl ist mit einem in Nullstellung erregten Ausgang nz 20 des Nulldurchgangszählers NZ2 verbunden, so daß nach erfolgter Zählerrückstellung das Flipflop FFI zurückgestellt und das UND-Glied TX gesperrt wird. So wird verhindert, daß nachfolgende Nadelimpulse aus dem Nulldurchgangserkenner ND2 die Zähler NZ2 und 7Z2 wiederholt zurückstellen.The reset input of the flip-flop FFl is connected to an output nz 20 of the zero-crossing counter NZ2 which is excited in the zero position, so that the flip-flop FFI is reset and the AND gate TX is blocked after the counter has been reset. This prevents subsequent needle pulses from the zero crossing detector ND2 from repeatedly resetting the counters NZ2 and 7Z2.

Ebenso wie das in der Logik L X de= oberen Gruppe erzeugte Rückstelisigna! R 1 ist auch ein ^:n der Logik L 2 der unteren Gruppe erzeugtes Rückstellsignal R 2 in beiden Gruppen wirksam. Mit dieser erfinderischen Maßnahme wird der Zählbeginn beider Gruppen zwangsweise synchronisiert. Der dabei auftretende Schlupf kann höchstens eine Halbperiode betragen; er ist bedingt durch die Zeit, die zwischen Setzen des Flipflops FFund Auftreten des nächsten Nadelimpulses vom Nulldurchgangserkenner NDverstreicht.Just like the reset signal generated in the logic LX de = upper group! R 1 is also ^a: n the logic L 2 of the lower group generated reset signal R 2 in both groups effectively. With this inventive measure, the start of counting of both groups is forcibly synchronized. The resulting slip can be a maximum of half a period; it is due to the time that elapses between the setting of the flip-flop FF and the occurrence of the next needle pulse from the zero crossing detector ND.

Es wurde schon gesagt, daß die Logik L dann ein Rückstellsignal R erzeugt, wenn die Frequenz des empfangenen Signals nicht in das vorgegebene Zeichenfrequenzraster paßt, also einem Gültigkeitskriterium nicht genügt. Gleichermaßen veranlassen auch andere Zeichenprüfeinrichtungen (nicht dargestellt) die Logik, mit der sie verbunden sind, Rückstellsignale zu erzeugen, wenn die empfangenen Signale hinsichtlich anderer Kriterien als ungültig erkannt werden.It has already been said that the logic L then generates a reset signal R if the frequency of the received signal does not fit into the predetermined character frequency grid, that is, does not meet a validity criterion. Likewise, other character checking devices (not shown) cause the logic to which they are connected to generate reset signals if the received signals are found to be invalid with regard to other criteria.

Der mit der erfindungsgemäßen Schaltungsanordnung erzielte gemeinsame Zählbcginn in beiden Gruppen impliziert eine Koinzidenzprüfung hinsichtlich der beiden Signale, die ein parallelkodiertes Zeichen bilden. Beide Signale müssen eine Mindestzeit (Erkennzeit) hindurch ungestört empfangen werden, um als gültig erkannt zu werden.The common start of counting achieved with the circuit arrangement according to the invention in both Groups implies a coincidence test with regard to the two signals that make up a parallel-coded character form. Both signals must be received undisturbed for a minimum time (detection time) in order to be used as to be validly recognized.

In mit mehr als zwei Frequenzgruppen arbeitenden Zeichenempfängern ist einer jeden Gruppe für jede andere Gruppe eine Folgesehaltung FS zuzuordnen, die entsprechend dem Ausführungsbeispiel zu beschälten ist.In character receivers operating with more than two frequency groups, each group has to be assigned a follow-up attitude FS for each other group, which is to be covered in accordance with the exemplary embodiment.

Hierzu 1 Blatt Zeichnungen.1 sheet of drawings.

Claims

Patent claims:

1.Circuit arrangement for a character receiver for the detection of several signal frequencies emitted at the same time and each in a different frequency group as a character, in which counters for measuring the time between zero crossings are provided for each frequency group in an evaluation circuit, as well as devices that switch on when a disturbance signal is detected Generate reset signal, which starts the counting for the frequency group concerned, especially for digital touch-dial receivers in telephone systems, characterized in that the evaluation circuit of each frequency group is assigned a sequence circuit (FS) for every other frequency group, that the reset signal (R) from each frequency group is applied to the inputs of all sequence circuits assigned to this frequency group and that the output of each sequence circuit is connected to the reverse inputs (RN, RT) of the counters (NZ TZ) of another frequency group

2.Schaltung arrangement according to claim!, Characterized in that each subsequent circuit (z. B. FS 1) contains a gate circuit (TI), the first input of which is the reset signal applied to the input (R 1) and the second input signals from a zero crossing detector ( ND 2) of the evaluation circuit to which the output signal of the sequential circuit is applied, and that the output of the gate circuit forms the output of the sequential circuit.

3. Circuit arrangement according to claim 2, characterized in that each subsequent circuit (z. B. FSi) contains a flip-flop (FFi) which is set by the reset signal (R 1) and whose output is connected to the first input of the gate circuit (Tl) .

4. Circuit arrangement according to claim J, characterized in that an output (nz 20) which is excited in the zero position of the zero crossing counter (NZ2) of the evaluation circuit to which the output signal of the sequential circuit is applied is connected to the reset input of the flip-flop (FFl).