ES2963848B2

ES2963848B2 - HYBRID PHOTONIC INTEGRATED CIRCUIT AND MANUFACTURING METHOD

Info

Publication number: ES2963848B2
Application number: ES202430118A
Authority: ES
Inventors: Munoz Pascual Munoz; Giuseppe Libero Bufi; Marie-Isabelle Rodriguez; Abellan Daniel Pastor; Cabanes Gloria Mico
Original assignee: Universidad Politecnica de Valencia
Current assignee: Universidad Politecnica de Valencia
Priority date: 2024-02-16
Filing date: 2024-02-16
Publication date: 2024-07-23
Anticipated expiration: 2044-02-16
Also published as: WO2025172632A1; ES2963848A1

Description

DESCRIPCIÓNDESCRIPTION

CIRCUITO INTEGRADO FOTÓNICO HÍBRIDO Y MÉTODO DE FABRICACIÓNHYBRID PHOTONIC INTEGRATED CIRCUIT AND MANUFACTURING METHOD

CAMPO DE LA INVENCIÓNFIELD OF INVENTION

La presente invención se enmarca en el ámbito de la fotónica. Más concretamente, el objeto de la invención se refiere a un circuito integrado fotónico híbrido y a su método de fabricación. The present invention is in the field of photonics. More specifically, the object of the invention relates to a hybrid photonic integrated circuit and its manufacturing method.

ANTECEDENTES DE LA INVENCIÓNBACKGROUND OF THE INVENTION

La fotónica es una tecnología clave con innumerables aplicaciones que incluyen las comunicaciones ópticas de datos, los sistemas de detección y las tecnologías cuánticas. Estas aplicaciones encuentran usos concretos en industrias como la industria del automóvil (por ejemplo, la conducción autónoma), aplicaciones biomédicas (dispositivos de laboratorio en un chip), o aplicaciones en las industrias aeroespacial y de defensa. En este contexto, los circuitos integrados fotónicos híbridos basados en la tecnología del silicio en combinación con la tecnología de los semiconductores III-V son clave para llevar a cabo aplicaciones fotónicas en chips. La combinación de dichas tecnologías generalmente se basa en situar una pieza de un semiconductor III-V sobre la tecnología de silicio. Esta última suele estar compuesta por diferentes materiales dieléctricos depositados sobre una oblea de silicio, de manera que la pieza de semiconductor III-V se asienta sobre los materiales dieléctricos. Photonics is a key technology with countless applications including optical data communications, sensing systems, and quantum technologies. These applications find concrete uses in industries such as the automotive industry (e.g. autonomous driving), biomedical applications (lab-on-a-chip devices), or applications in the aerospace and defense industries. In this context, hybrid photonic integrated circuits based on silicon technology in combination with III-V semiconductor technology are key to achieving photonic applications on chips. The combination of these technologies is usually based on placing a piece of a III-V semiconductor on the silicon technology. The latter is usually composed of different dielectric materials deposited on a silicon wafer, so that the piece of III-V semiconductor sits on the dielectric materials.

En la mayoría de las aplicaciones fotónicas, los semiconductores III-V requieren una corriente de polarización para su funcionamiento. Durante la aplicación de dicha corriente de polarización, el semiconductor III-V se calienta, degradando así su rendimiento. Por este motivo, se hace necesario disipar el calor generado para evitar la degradación del rendimiento. Generalmente la vía natural de escape del calor en circuitos integrados fotónicos híbridos es hacia la tecnología de silicio. Sin embargo, los dieléctricos de silicio, como el óxido de silicio y el nitruro de silicio (que son imprescindibles para la funcionalidad fotónica) poseen una baja conductividad térmica. In most photonic applications, III-V semiconductors require a bias current for operation. During the application of such a bias current, the III-V semiconductor heats up, thereby degrading its performance. For this reason, it is necessary to dissipate the generated heat to avoid performance degradation. Generally, the natural escape route for heat in hybrid photonic integrated circuits is into silicon technology. However, silicon dielectrics such as silicon oxide and silicon nitride (which are essential for photonic functionality) have low thermal conductivity.

Como solución a este problema, en el estado de la técnica se presentan estructuras que funcionan como disipadores de calor y que están integradas en la arquitectura de los circuitos integrados fotónicos híbridos. Así, Wang et al. ("Optimization and thermal analysis of hybrid microdisk lasers," 10th International Conference on Group IV Photonics, Seoul, Korea (South), 2013, pp. 49-50) divulgan un láser de microdisco que incorpora en el centro una estructura de polisilicio como disipador de calor de modo que la capa activa del láser está conectada térmicamente con el sustrato de silicio (buen conductor térmico). Sin embargo, la estructura del disipador de calor se forma mediante un paso de grabado a través de las capas de semiconductor III-V y de óxido de silicio hasta el sustrato de silicio, para luego formar un disipador de calor de polisilicio mediante deposición y pulido mecánico químico. Esto implica que se crean espacios de discontinuidad en la capa de semiconductor III-V. De manera similar, el documento US 2022/ 0344233 A1 describe estructuras disipadoras de calor que se introducen en la estructura después de procedimientos de grabado a través de las capas de material dieléctrico. As a solution to this problem, the state of the art presents structures that function as heat sinks and are integrated into the architecture of hybrid photonic integrated circuits. Thus, Wang et al. ("Optimization and thermal analysis of hybrid microdisk lasers," 10th International Conference on Group IV Photonics, Seoul, Korea (South), 2013, pp. 49-50) disclose a microdisk laser that incorporates a polysilicon structure in the center as a heat sink so that the laser active layer is thermally connected to the silicon substrate (good thermal conductor). However, the heat sink structure is formed by an etching step through the III-V semiconductor and silicon oxide layers to the silicon substrate, and then a polysilicon heat sink is formed by deposition and chemical mechanical polishing. This implies that discontinuity gaps are created in the III-V semiconductor layer. Similarly, US 2022/0344233 A1 describes heat dissipating structures that are introduced into the structure after etching procedures through the dielectric material layers.

Así, existe una necesidad en este campo técnico de proveer soluciones alternativas para la disipación del calor generado en la zona activa de los circuitos integrados fotónicos híbridos. Thus, there is a need in this technical field to provide alternative solutions for the dissipation of heat generated in the active zone of hybrid photonic integrated circuits.

DESCRIPCIÓN DETALLADA DE LA INVENCIÓNDETAILED DESCRIPTION OF THE INVENTION

En vista de las necesidades en este campo técnico, los inventores han desarrollado un método para la fabricación de un circuito integrado fotónico híbrido (1) donde un semiconductor III-V se dispone sobre un chip de tecnología de silicio que incorpora pilares de silicio alrededor de los materiales dieléctricos (tales como el óxido de silicio y/o el nitruro de silicio), de tal manera que el flujo térmico para la disipación de calor se produce preferentemente a través de dichos pilares de silicio, ya que el silicio tiene una conductividad térmica un orden de magnitud mayor que los dieléctricos de óxido de silicio y nitruro de silicio. De esta manera, se consigue un funcionamiento más eficiente del dispositivo. El método desarrollado por los inventores tiene la ventaja adicional de que no se necesita grabar a través de la capa de semiconductor III-V para la integración de la estructura disipadora de calor, por lo que dicha capa de semiconductor III-V se mantiene intacta. In view of the needs in this technical field, the inventors have developed a method for the fabrication of a hybrid photonic integrated circuit (1) where a III-V semiconductor is arranged on a silicon technology chip incorporating silicon pillars around dielectric materials (such as silicon oxide and/or silicon nitride), such that the thermal flow for heat dissipation occurs preferentially through said silicon pillars, since silicon has a thermal conductivity one order of magnitude higher than silicon oxide and silicon nitride dielectrics. In this way, a more efficient operation of the device is achieved. The method developed by the inventors has the additional advantage that no etching through the III-V semiconductor layer is required for the integration of the heat dissipating structure, so that said III-V semiconductor layer remains intact.

Así, la invención se refiere en un primer aspecto a un circuito integrado fotónico híbrido (1) que comprende: Thus, the invention relates in a first aspect to a hybrid photonic integrated circuit (1) comprising:

a) una capa funcional fotónica de tecnología de silicio que comprende: a) a silicon technology photonic functional layer comprising:

- una superficie de silicio (2), donde la superficie de silicio (2) comprende al menos un pilar de silicio (3), donde el al menos un pilar de silicio (3) tiene dos bases, una base inferior y una base superior, donde la base inferior está dispuesta sobre la superficie de silicio (2), y donde la superficie de silicio (2) y el al menos un pilar de silicio (3) forman, sin interrupción, una única pieza; - a silicon surface (2), where the silicon surface (2) comprises at least one silicon pillar (3), where the at least one silicon pillar (3) has two bases, a lower base and an upper base, where the lower base is arranged on the silicon surface (2), and where the silicon surface (2) and the at least one silicon pillar (3) form, without interruption, a single piece;

- una capa de óxido de silicio (4), donde la capa de óxido de silicio (4) comprende dos caras, una primera cara y una segunda cara, donde la primera cara está dispuesta sobre la superficie de silicio (2), y donde la capa de óxido de silicio (4) está atravesada por el al menos un pilar de silicio (3) entre la primera cara y la segunda cara; - a silicon oxide layer (4), where the silicon oxide layer (4) comprises two faces, a first face and a second face, where the first face is arranged on the silicon surface (2), and where the silicon oxide layer (4) is crossed by the at least one silicon pillar (3) between the first face and the second face;

- opcionalmente, una guía de onda (5), donde la guía de onda (5) está comprendida en la capa de óxido de silicio (4), y donde la guía de onda (5) no está en contacto directo ni con la superficie de silicio (2) ni con el al menos un pilar de silicio (3); y b) una capa de un semiconductor III-V (6) o un chip que se pueda hibridar con una tecnología de dieléctricos de silicio, donde la capa de semiconductor III-V (6) o el chip que se pueda hibridar con una tecnología de dieléctricos de silicio está en contacto con la base superior del al menos un pilar de silicio (3), con la segunda cara de la capa de óxido de silicio (4), y opcionalmente con la guía de onda (5), y donde la capa de semiconductor III-V (6) o el chip que se pueda hibridar con una tecnología de dieléctricos de silicio no está atravesada por el al menos un pilar de silicio (3), donde el al menos un pilar de silicio (3) funciona como disipador térmico. - optionally, a waveguide (5), where the waveguide (5) is comprised in the silicon oxide layer (4), and where the waveguide (5) is not in direct contact with either the silicon surface (2) or the at least one silicon pillar (3); and b) a layer of a III-V semiconductor (6) or a chip that can be hybridized with a silicon dielectric technology, where the III-V semiconductor layer (6) or the chip that can be hybridized with a silicon dielectric technology is in contact with the upper base of the at least one silicon pillar (3), with the second face of the silicon oxide layer (4), and optionally with the waveguide (5), and where the III-V semiconductor layer (6) or the chip that can be hybridized with a silicon dielectric technology is not crossed by the at least one silicon pillar (3), where the at least one silicon pillar (3) functions as a heat sink.

En el contexto de la invención, el término "circuito integrado fotónico” (o PIC, del inglés "photonic integrated circuit”, también llamado circuito óptico integrado) se refiere a un microchip que detecta, genera, transporta y/o procesa luz ya que comprende un circuito funcional que contiene más de un componente fotónico. Así, en un chip fotónico, los fotones del haz de luz pasan a través de componentes ópticos como guías de ondas (equivalentes a una resistencia o cable eléctrico), láseres (equivalentes a transistores), polarizadores y desfasadores. Un chip puede integrar diferentes tecnologías con propiedades ópticas diversas de tal manera que se obtenga un circuito híbrido. Así, una plataforma híbrida puede integrar de forma heterogénea la funcionalidad de un semiconductor III/V en una plataforma de tecnología de silicio. En el contexto de la invención, el término "tecnología de silicio” se refiere a los sistemas fotónicos basados en silicio y derivados de silicio con los que se pueden fabricar varios elementos estructurales con diferentes capacidades funcionales. Por ejemplo, el silicio y el nitruro de silicio pueden funcionar como guías de onda, mientras que el óxido de silicio puede funcionar como un elemento aislante. Para la microfabricación de elementos de la tecnología de silicio se debe partir inicialmente de una superficie de silicio (2). En el contexto de la presente invención, el término "superficie de silicio” se refiere a una cara superficial de una capa de silicio, donde la capa de silicio se refiere típicamente a una lámina constituida por el material semiconductor silicio cristalino de alta pureza. En el campo de la microelectrónica, las láminas de materiales semiconductores se suelen proporcionar en forma de obleas (o por el término en inglés, "wafer”) y generalmente se emplean para la fabricación de microcircuitos mediante técnicas de dopado, grabado químico y deposición de varios materiales. Por ello, en la presente invención el término "capa de silicio” también puede entenderse como "oblea de silicio” o "wafer de silicio” si se emplea la terminología inglesa. Otro término equivalente a "capa de silicio”, "oblea de silicio” o "wafer de silicio” es "sustrato de silicio”, dado que, para la síntesis de los microcircuitos, la capa de silicio actúa como sustrato, sobre el cual se van depositando el resto de capas constituidas por distintos materiales. Generalmente, a nivel microscópico, la lámina de material semiconductor silicio cristalino puede presentar un espesor del rango de centenas de micrómetros. Por ejemplo, una oblea de silicio de 4’’ puede tener un espesor de 525 ^m, mientras que una oblea de 6’’ puede tener un espesor de unos 675 ^m. En modos de realización de la invención, la oblea de silicio tiene una orientación (111), una orientación (100), o una orientación (110). In the context of the invention, the term "photonic integrated circuit" (or PIC, also called integrated optical circuit) refers to a microchip that detects, generates, transports and/or processes light since it comprises a functional circuit containing more than one photonic component. Thus, in a photonic chip, the photons of the light beam pass through optical components such as waveguides (equivalent to a resistor or electric wire), lasers (equivalent to transistors), polarizers and phase shifters. A chip can integrate different technologies with diverse optical properties in such a way that a hybrid circuit is obtained. Thus, a hybrid platform can heterogeneously integrate the functionality of a III/V semiconductor into a silicon technology platform. In the context of the invention, the term "silicon technology” refers to photonic systems based on silicon and silicon derivatives with which various structural elements with different functional capabilities can be fabricated. For example, silicon and silicon nitride can function as waveguides, while silicon oxide can function as an insulating element. For the microfabrication of silicon technology elements, one must initially start from a silicon surface (2). In the context of the present invention, the term "silicon surface” refers to a surface face of a silicon layer, where the silicon layer typically refers to a sheet consisting of the high-purity semiconductor material crystalline silicon. In the field of microelectronics, sheets of semiconductor materials are usually provided in the form of wafers and are generally used for the manufacture of microcircuits by doping, chemical etching and multi-material deposition techniques. Therefore, in the present invention the term "silicon layer" can also be understood as "silicon wafer" or "silicon wafer" if the English terminology is used. Another term equivalent to "silicon layer", "silicon wafer" or "silicon wafer" is "silicon substrate", since, for the synthesis of microcircuits, the silicon layer acts as a substrate, on which the rest of the layers consisting of different materials are deposited. Generally, at a microscopic level, the sheet of crystalline silicon semiconductor material can have a thickness in the range of hundreds of micrometers. For example, a 4" silicon wafer may have a thickness of 525 ^m, while a 6" wafer may have a thickness of about 675 ^m. In embodiments of the invention, the silicon wafer has a (111) orientation, a (100) orientation, or a (110) orientation.

El objeto de la presente invención es la fabricación de al menos un pilar de silicio (3) como elemento estructural dentro de un circuito integrado fotónico híbrido (1) con la función de actuar como elemento disipador de calor desde la zona activa del dispositivo hacia el sustrato de silicio. En este sentido, el al menos un pilar de silicio (3) de la presente invención permite poner en contacto térmico la zona activa de la invención (por ejemplo, la capa de material semiconductor III-V) con el sustrato de silicio. En el contexto de la invención, el término "disipador térmico” o "disipador de calor” se refiere a un elemento estructural integrado en el dispositivo que permite y facilita la transferencia de flujos de calor a través del mismo. Dicha capacidad de transferencia de calor viene dada por el diseño del dispositivo, concretamente por los materiales que lo conforman y la disposición de los mismos. En modos particulares de realización de la presente invención, el circuito integrado fotónico comprende al menos uno, al menos dos, al menos tres, al menos cuatro, al menos cinco, al menos diez, al menos veinte, al menos treinta, al menos cuarenta, al menos cincuenta, al menos cien, al menos doscientos, al menos quinientos, al menos mil, al menos dos mil, al menos cinco mil, al menos diez mil pilares de silicio. Así, en modos particulares de realización de la presente invención, el circuito integrado fotónico comprende 1, 2, 3, 4, 5, 6, 10, 12, 15, 20, 30, 40, 50, 60, 70, 80, 90, 100, 120, 150, 200, 250, 500, 750, 1000, 2000, 3000, 4000, 5000, o 10000 pilares de silicio. En el contexto de la invención, el pilar de silicio (3) se puede fabricar en varias formas geométricas que son compatibles con el objeto de la presente invención de disipar calor. Así, en modos particulares de realización de la presente invención, el pilar de silicio (3) puede tener cualquiera de las formas que resulten de la fabricación de dichos pilares (i.e., las formas que resultan del ataque húmedo o seco de silicio cristalino), independientemente de la orientación cristalina que tenga la oblea de silicio. Estas formas pueden comprender, aunque no se limita a, forma de cubo, forma de ortoedro, forma de prisma triangular, forma de prisma rectangular, forma de prisma pentagonal, forma de cilindro, forma troncocónica, o forma de tronco de pirámide. En algunos modos de realización, todos los pilares de silicio del dispositivo de la invención tienen la misma forma geométrica. En otros modos de realización, los pilares de silicio del dispositivo pueden combinar varias formas geométricas distintas. De manera ventajosa, el al menos un pilar de silicio (3) de la presente invención tiene dos bases, una base superior y una base inferior. La base superior está en contacto con la zona activa (por ejemplo, semiconductor III-V), mientras que la base inferior está en contacto con la superficie de silicio (2). En la presente invención, la superficie de silicio (2) y el al menos un pilar de silicio (3) forman, sin interrupción, una única pieza única. Es decir, la superficie de silicio (2) y el al menos un pilar de silicio (3) se obtienen por fabricación de un único sustrato común, de tal manera que no hay una interfaz de unión entre la base inferior y la superficie de silicio (2) como tal, sino que ambos elementos estructurales forman una única pieza. Es decir, como resultado de la fabricación del pilar de silicio (3) sobre el mismo sustrato de la superficie de silicio (2), el al menos un pilar de silicio (3) conforma un cuerpo solidario con la superficie de silicio (2). The object of the present invention is the manufacture of at least one silicon pillar (3) as a structural element within a hybrid photonic integrated circuit (1) with the function of acting as a heat dissipating element from the active zone of the device to the silicon substrate. In this sense, the at least one silicon pillar (3) of the present invention allows the active zone of the invention (for example, the III-V semiconductor material layer) to be brought into thermal contact with the silicon substrate. In the context of the invention, the term "heat sink" or "heat dissipator" refers to a structural element integrated into the device that allows and facilitates the transfer of heat flows through it. Said heat transfer capacity is given by the design of the device, specifically by the materials that make it up and their arrangement. In particular embodiments of the present invention, the photonic integrated circuit comprises at least one, at least two, at least three, at least four, at least five, at least ten, at least twenty, at least thirty, at least forty, at least fifty, at least one hundred, at least two hundred, at least five hundred, at least one thousand, at least two thousand, at least five thousand, at least ten thousand silicon pillars. Thus, in particular embodiments of the present invention, the photonic integrated circuit comprises 1, 2, 3, 4, 5, 6, 10, 12, 15, 20, 30, 40, 50, 60, 70, 80, 90, 100, 120, 150, 200, 250, 500, 750, 1000, 2000, 3000, 4000, 5000, or 10000 silicon pillars. In the context of the invention, the silicon pillar (3) can be manufactured in various geometric shapes that are compatible with the object of the present invention of dissipating heat. Thus, in particular embodiments of the present invention, the silicon pillar (3) can have any of the shapes resulting from the manufacture of said pillars (i.e., the shapes resulting from the wet or dry etching of crystalline silicon), regardless of the crystalline orientation of the silicon wafer. These shapes may comprise, but are not limited to, a cube shape, an orthohedron shape, a triangular prism shape, a rectangular prism shape, a pentagonal prism shape, a cylinder shape, a truncated cone shape, or a truncated pyramid shape. In some embodiments, all of the silicon pillars of the device of the invention have the same geometric shape. In other embodiments, the silicon pillars of the device can combine several different geometric shapes. Advantageously, the at least one silicon pillar (3) of the present invention has two bases, an upper base and a lower base. The upper base is in contact with the active zone (for example, III-V semiconductor), while the lower base is in contact with the silicon surface (2). In the present invention, the silicon surface (2) and the at least one silicon pillar (3) form, without interruption, a single unique piece. That is, the silicon surface (2) and the at least one silicon pillar (3) are obtained by manufacturing a single common substrate, such that there is no joining interface between the lower base and the silicon surface (2) as such, but rather both structural elements form a single piece. That is, as a result of manufacturing the silicon pillar (3) on the same substrate as the silicon surface (2), the at least one silicon pillar (3) forms a body integral with the silicon surface (2).

En el contexto de la invención, el término "guía de onda”, en particular una guía de onda óptica se refiere a una estructura física que permite la conducción de ondas electromagnéticas en el espectro óptico. De manera general, las guías de onda ópticas pueden ser una fibra óptica, guías de ondas dieléctricas transparentes hechas de plástico y/o vidrio, y guías de ondas líquidas. En el contexto de los circuitos integrados fotónicos, las guías de onda óptica se usan como componentes para permitir la transmisión de luz en sistemas de comunicación óptica a escala local o a larga distancia. Las guías de ondas ópticas se pueden clasificar según su geometría (guías de ondas planas, de tira o de fibra), estructura de modo (monomodo, multimodo), distribución del índice de refracción (índice de paso o gradiente) y material (vidrio, polímero, semiconductor). En relación con la presente invención, la guía de onda (5) está integrada en el dispositivo (i.e., en el circuito integrado fotónico híbrido (1)), de tal manera que está embebida en la capa de óxido de silicio (4), y opcionalmente puede estar fabricada en silicio y/o en nitruro de silicio. El óxido de silicio (SiO<2>), se utiliza en el contexto de la presente invención por sus propiedades como dieléctrico, donde el SiO<2>es aislante eléctrico y mal conductor térmico. El óxido de silicio se utiliza también para aislar ópticamente las guías de onda integradas en el dispositivo óptico de la presente invención. En este sentido, el óxido de silicio encapsula el núcleo de la guía de onda (nitruro de silicio o silicio). Dado que el índice de refracción del óxido de silicio (1.45 a longitud de onda de 1.55 ^m) es menor que el del núcleo (2.0 y 3.45 parar nitruro de silicio y silicio respectivamente), se guía la luz por la estructura combinada, debido a la presencia de ese material de índice mayor. En la presente invención, la capa de óxido de silicio (4) comprende dos caras, una primera cara y una segunda cara. La capa de óxido de silicio (4) está atravesada por el al menos un pilar de silicio (3) entre la primera cara y la segunda cara La primera cara está dispuesta sobre la superficie de silicio (2), mientras que la segunda cara está en contacto con el semiconductor III-V. La capa de óxido de silicio (4) tiene embebida la o las guías de onda del dispositivo de la invención. El experto en la materia puede entender que existen métodos sobradamente conocidos en el estado de la técnica para la preparación de una abertura en la segunda cara de la capa de óxido de silicio (4), de tal manera que se pueda disponer una guía de onda (5) en dicha abertura de la segunda cara de la capa de óxido de silicio (4). En una realización particular de la invención, la guía de onda (5) está fabricada en silicio o en nitruro de silicio. Por otra parte, el nitruro de silicio (Si<3>N<4>, SiNx, o SiN) es un material cerámico que presenta alta dureza y resistencia. En el campo de la microelectrónica, el nitruro de silicio se utiliza para diversos fines como material dieléctrico, capas de pasivación, máscaras duras, como guía de onda (5) o como una combinación de estos. En el contexto de la presente invención, la guía de onda (5) (por ejemplo, la guía de onda (5) de silicio o nitruro de silicio) no está en contacto directo ni con la superficie de silicio (2) ni con el al menos un pilar de silicio (3). En el contexto de la invención, debe haber una distancia mínima efectiva entre la guía de onda (sea esta de nitruro de silicio o de silicio) y el pilar de silicio, de tal manera que el haz de luz en el interior de la guía de onda no tenga tendencia a irse hacia el pilar de silicio. El experto en la materia puede determinar a qué distancia mínima debe disponerse la guía de onda (5) con respecto al pilar de silicio (3), de manera que la transmisión de luz no se vea alterada. Para ello, el experto en la materia puede resolver las ecuaciones de Maxwell en la sección cruzada. Generalmente estas ecuaciones se resuelven mediante métodos numéricos computacionales, de manera que se determinan los modos de propagación en la guía de onda (5). En concreto, la distancia mínima de la guía de onda (5) se fijará tomando como criterio que la parte imaginaria del índice efectivo de propagación de los modos sea suficientemente pequeña para una determinada aplicación, siendo del orden de 10-18 en el caso de materiales ideales sin pérdidas, considerándose este valor como nulo (suelo numérico del cálculo). In the context of the invention, the term "waveguide", in particular an optical waveguide, refers to a physical structure that allows the conduction of electromagnetic waves in the optical spectrum. Generally, optical waveguides can be an optical fiber, transparent dielectric waveguides made of plastic and/or glass, and liquid waveguides. In the context of photonic integrated circuits, optical waveguides are used as components to allow light transmission in optical communication systems on a local or long-distance scale. Optical waveguides can be classified according to their geometry (planar, strip or fiber waveguides), mode structure (single mode, multimode), refractive index distribution (step index or gradient) and material (glass, polymer, semiconductor). In relation to the present invention, the waveguide (5) is integrated into the device (i.e., into the hybrid photonic integrated circuit (1)), such that it is embedded in the oxide layer The silicon oxide layer (4) is made of silicon (4), and can optionally be made of silicon and/or silicon nitride. Silicon oxide (SiO<2>) is used in the context of the present invention for its properties as a dielectric, where SiO<2> is an electrical insulator and a poor thermal conductor. Silicon oxide is also used to optically isolate the waveguides integrated in the optical device of the present invention. In this sense, silicon oxide encapsulates the core of the waveguide (silicon nitride or silicon). Since the refractive index of silicon oxide (1.45 at a wavelength of 1.55 ^m) is lower than that of the core (2.0 and 3.45 for silicon nitride and silicon respectively), light is guided by the combined structure, due to the presence of this material with a higher index. In the present invention, the silicon oxide layer (4) comprises two faces, a first face and a second face. The silicon oxide layer (4) is crossed by at least one silicon pillar (3) between the first face and the second face. The first face is arranged on the silicon surface (2), while the second face is in contact with the III-V semiconductor. The silicon oxide layer (4) has the waveguide(s) of the device of the invention embedded therein. Those skilled in the art can understand that there are methods well known in the state of the art for preparing an opening in the second face of the silicon oxide layer (4), such that a waveguide (5) can be arranged in said opening in the second face of the silicon oxide layer (4). In a particular embodiment of the invention, the waveguide (5) is made of silicon or silicon nitride. On the other hand, silicon nitride (Si<3>N<4>, SiNx, or SiN) is a ceramic material that has high hardness and resistance. In the field of microelectronics, silicon nitride is used for various purposes as a dielectric material, passivation layers, hard masks, as a waveguide (5) or as a combination of these. In the context of the present invention, the waveguide (5) (for example, the waveguide (5) made of silicon or silicon nitride) is not in direct contact with either the silicon surface (2) or the at least one silicon pillar (3). In the context of the invention, there must be a minimum effective distance between the waveguide (be it made of silicon nitride or silicon) and the silicon pillar, such that the light beam inside the waveguide has no tendency to go towards the silicon pillar. The person skilled in the art can determine at what minimum distance the waveguide (5) must be arranged with respect to the silicon pillar (3), so that the light transmission is not altered. To do this, the person skilled in the art can solve Maxwell's equations in the cross section. Generally, these equations are solved by means of numerical computational methods, so that the propagation modes in the waveguide (5) are determined. Specifically, the minimum distance of the waveguide (5) will be set taking as a criterion that the imaginary part of the effective propagation index of the modes is sufficiently small for a certain application, being of the order of 10-18 in the case of ideal materials without losses, considering this value as null (numerical floor of the calculation).

En el contexto de la presente invención, un semiconductor III-V son materiales compuestos por uno o más elementos de la columna III (boro, galio, aluminio, indio, etc.) y de la columna V (arsénico, antimonio, fósforo, etc.) de la tabla periódica de Mendeléyev, que se corresponden con los grupos 13 y 15, respectivamente, en la tabla periódica moderna. En modos particulares de realización, el semiconductor III-V se selecciona del grupo que consiste en antimoniuro de aluminio, antimoniuro de galio, antimoniuro de indio, arseniuro de aluminio, arseniuro de aluminio y galio, arseniuro de aluminio e indio, arseniuro de boro, arseniuro de galio, arseniuro de galio e indio, arseniuro de indio, fosfo-antimoniuro arseniuro de galio e indio, fosfo-antimoniuro arseniuro de indio, fosfo-arseniuro de galio, fosfo-arseniuro de galio e indio, fosfuro de aluminio, fosfuro de aluminio y galio, fosfuro de aluminio, galio e indio, fosfuro de boro, fosfuro de galio, fosfuro de galio e indio, fosfuro de indio, nitruro de aluminio, nitruro de aluminio y galio, nitruro de aluminio, galio e indio, nitruro de aluminio e indio, nitruro de boro, nitruro de galio, nitruro de galio e indio, nitruro de indio, y combinaciones de los mismos. En el contexto de la invención, el semiconductor III-V se dispone después de que se haya fabricado el al menos un pilar de silicio (3) como estructura disipadora térmica, de tal manera que el semiconductor III-V está integrado en el circuito integrado fotónico híbrido (1) como una capa intacta en el sentido de que no está atravesada por el al menos un pilar de silicio (3). En cualquier caso, son posibles modificaciones posteriores de la capa de semiconductor III-V (6). En el contexto de la invención, el semiconductor III-V que se dispone puede estar comprendido bien por un semiconductor III-V que se ha crecido“in-situ”sobre la base superior del al menos un pilar de silicio (3), la segunda cara de la capa de óxido de silicio (4), y la guía de onda (5), o por un semiconductor III-V que previamente se ha fabricado separadamente y que posteriormente se dispone sobre la base superior del al menos un pilar de silicio (3), la segunda cara de la capa de óxido de silicio (4), y la guía de onda (5)). In the context of the present invention, a III-V semiconductor is a material composed of one or more elements from column III (boron, gallium, aluminium, indium, etc.) and column V (arsenic, antimony, phosphorus, etc.) of Mendeleev's periodic table, which correspond to groups 13 and 15, respectively, in the modern periodic table. In particular embodiments, the III-V semiconductor is selected from the group consisting of aluminum antimonide, gallium antimonide, indium antimonide, aluminum arsenide, aluminum gallium arsenide, aluminum indium arsenide, boron arsenide, gallium arsenide, indium gallium arsenide, indium arsenide, phospho-antimonide gallium indium arsenide, phospho-antimonide indium arsenide, gallium phospho-arsenide, gallium indium phospho-arsenide, aluminum phosphide, aluminum gallium phosphide, aluminum gallium indium phosphide, boron phosphide, gallium phosphide, gallium indium phosphide, indium phosphide, aluminum nitride, aluminum gallium nitride, aluminum gallium indium nitride, aluminum indium nitride, boron nitride, gallium nitride, In the context of the invention, the III-V semiconductor is arranged after the at least one silicon pillar (3) has been manufactured as a heat-dissipating structure, such that the III-V semiconductor is integrated into the hybrid photonic integrated circuit (1) as an intact layer in the sense that it is not crossed by the at least one silicon pillar (3). In any case, subsequent modifications of the III-V semiconductor layer (6) are possible. In the context of the invention, the III-V semiconductor that is arranged may be comprised either of a III-V semiconductor that has been grown “in-situ” on the upper base of the at least one silicon pillar (3), the second face of the silicon oxide layer (4), and the waveguide (5), or of a III-V semiconductor that has been previously manufactured separately and that is subsequently arranged on the upper base of the at least one silicon pillar (3), the second face of the silicon oxide layer (4), and the waveguide (5).

La presente invención contempla también sistemas híbridos que comprenden, en lugar de un semiconductor III-V, un chip que se pueda hibridar con una tecnología de dieléctricos de silicio, de tal manera que todo aquel chip que se pueda colocar encima de una tecnología de dieléctricos de silicio (y que genere calor) podría aprovechar esta invención de pilares de silicio como estructuras de disipación de calor y de reducción de barrera térmica entre el dispositivo que se calienta y la oblea de silicio. The present invention also contemplates hybrid systems comprising, instead of a III-V semiconductor, a chip that can be hybridized with a silicon dielectric technology, such that any chip that can be placed on top of a silicon dielectric technology (and that generates heat) could take advantage of this invention of silicon pillars as heat dissipation structures and thermal barrier reduction between the device being heated and the silicon wafer.

En un segundo aspecto, la invención se refiere a un método para la fabricación de un circuito integrado fotónico híbrido (1) de acuerdo con la reivindicación 1, donde el método comprende: i. proporcionar una superficie de silicio (2) y, opcionalmente, limpiar la superficie de silicio (2); In a second aspect, the invention relates to a method for manufacturing a hybrid photonic integrated circuit (1) according to claim 1, wherein the method comprises: i. providing a silicon surface (2) and, optionally, cleaning the silicon surface (2);

ii. crear al menos un pilar de silicio (3) mediante grabado húmedo o seco de la superficie de silicio (2); ii. creating at least one silicon pillar (3) by wet or dry etching of the silicon surface (2);

iii. crear una capa de óxido de silicio (4) mediante oxidación térmica, y pulir la capa de óxido de silicio (4) hasta obtener una primera superficie de confluencia, donde dicha primera superficie de confluencia comprende la base superior del al menos un pilar de silicio (3) y la segunda cara superior de la capa de óxido de silicio (4); iii. creating a silicon oxide layer (4) by thermal oxidation, and polishing the silicon oxide layer (4) until obtaining a first confluence surface, where said first confluence surface comprises the upper base of the at least one silicon pillar (3) and the second upper face of the silicon oxide layer (4);

iv. grabar la capa de óxido de silicio (4) de la primera superficie de confluencia, de manera que se genere una abertura sobre la segunda cara de la capa de óxido de silicio (4); v. depositar una guía de onda sobre la primera superficie de confluencia y pulir la guía de onda hasta obtener una segunda superficie de confluencia, donde dicha segunda superficie de confluencia comprende la base superior del al menos un pilar de silicio (3) , la segunda cara de la capa de óxido de silicio (4), y una superficie de la guía de onda (5); iv. etching the silicon oxide layer (4) of the first confluence surface, such that an opening is generated on the second face of the silicon oxide layer (4); v. depositing a waveguide on the first confluence surface and polishing the waveguide until obtaining a second confluence surface, where said second confluence surface comprises the upper base of the at least one silicon pillar (3), the second face of the silicon oxide layer (4), and a surface of the waveguide (5);

vi. disponer la capa de semiconductor III-V (6) sobre la segunda superficie de confluencia, de manera que la capa de semiconductor III-V (6) esté en contacto con la base superior del al menos un pilar de silicio (3), con la segunda cara de la capa de óxido de silicio (4) , y con la guía de onda (5). vi. arranging the III-V semiconductor layer (6) on the second confluence surface, such that the III-V semiconductor layer (6) is in contact with the upper base of the at least one silicon pillar (3), with the second face of the silicon oxide layer (4), and with the waveguide (5).

La etapa (i) del método de la invención comienza con la provisión de una superficie de silicio (2), donde la superficie de silicio (2) debe estar perfectamente limpia para poder llevar a cabo los procedimientos microfabricación de la invención. Por este motivo, puede ser necesario llevar a cabo el método de la presente invención en una sala blanca (también llamado cuarto limpio o sala limpia; en inglés, "clean room”). De manera opcional, el método provee una etapa para limpiar la superficie de silicio (2) a través de métodos sobradamente conocidos en el estado de la técnica. En un modo de realización de la invención, la etapa opcional de limpieza de la superficie de silicio (2) se lleva a cabo por grabado húmedo o grabado seco, de modo isótropo o anisótropo. Step (i) of the method of the invention begins with the provision of a silicon surface (2), where the silicon surface (2) must be perfectly clean in order to carry out the microfabrication procedures of the invention. For this reason, it may be necessary to carry out the method of the present invention in a clean room (also called a clean room or clean room; in English, "clean room"). Optionally, the method provides a step to clean the silicon surface (2) through methods well known in the state of the art. In one embodiment of the invention, the optional step of cleaning the silicon surface (2) is carried out by wet etching or dry etching, in an isotropic or anisotropic manner.

Tal y como se usa en el contexto de la presente invención, el grabado o también conocido por su terminología en inglés "etching” puede realizarse de diversas maneras, modificando la dirección de aplicación y la naturaleza de los agentes empleados para el grabado. Según la dirección de aplicación, el grabado puede ser isótropo o anisótropo y según la naturaleza de los agentes empleados, puede ser grabado seco o húmedo. En función del grabado que se lleve a cabo, el procedimiento a seguir es uno u otro y de ello dependerá la morfología de la superficie donde se aplique el grabado. El grabado isótropo retira el material de manera uniforme en todas las direcciones, por ello, con este grabado generalmente se obtienen superficies lisas. Sin embargo, el grabado anisótropo elimina el material a lo largo de planos cristalográficos específicos produciendo así perfiles concretos como esquinas o bordes afilados y superficies que presentan rugosidades debido a la exposición cristalográfica. El grabado húmedo o también conocido como grabado químico o líquido consiste en la eliminación del material mediante el uso de sustancias químicas. De manera que aquellos materiales que no estén protegidos por las máscaras depositadas tras una etapa previa de litografía serán eliminados por las sustancias químicas. En modos particulares de la invención, las sustancias químicas utilizadas para eliminar el material consisten en disoluciones de hidróxido de potasio y/o de hidróxido de tetrametilamonio. Este tipo de grabado implica reacciones químicas donde la sustancia química difunde en el material a retirar, reaccionando ambos entre sí, dando como resultado la difusión de los subproductos de la reacción desde la superficie reaccionada. En cambio, en el grabado en seco, el material se retira mediante plasma o agentes gaseosos. En todos ellos se produce una reacción, la cual tiene lugar mediante el uso de energía cinética procedente de haces de partículas, reacciones químicas o la combinación de ambos. El grabado físico requiere de haces de alta energía cinética (iones, electrones o fotones) para eliminar átomos de la superficie. El grabado químico o también conocido como grabado en fase de vapor no utiliza sustancias químicas, en este caso se utilizan gases que ataquen la superficie. Dentro del grabado que combina los fenómenos físicos y químicos destaca el grabado de iones reactivos (RIE). Al combinar ambos fenómenos se consigue una mayor resolución y el tiempo requerido para ello es menor en comparación con los demás tipos de grabados. La técnica de grabado de iones reactivos (RIE) se puede implementar junto con la técnica de plasma acoplado inductivamente (ICP). En el campo de la invención ICP-RIE se refiere al proceso de grabado en el cual se hace uso de una fuente de plasma acoplada inductivamente. Con este proceso, los materiales se graban con el uso de un plasma químicamente reactivo en condiciones de baja presión, combinándolo con el grabado inducido por iones. En un modo de realización, el grabado de la etapa (ii.b) del método de la invención es grabado isótropo o grabado anisótropo. En un modo de realización, el grabado de la etapa (ii.c) es grabado isótropo. En este último caso, el experto en la materia conoce que, en determinadas situaciones experimentales, un grabado isótropo mediante ataque húmedo puede resultar esencialmente anisótropo en sustratos como el silicio, ya que algunos químicos (por ej., KOH) atacan en un modo distinto según la dirección del cristal. En un modo de realización, el grabado de la etapa (iv) del método de la invención es grabado seco por plasma mediante la técnica ICP-RIE. As used in the context of the present invention, etching, also known by its English terminology, can be carried out in various ways, modifying the direction of application and the nature of the agents used for etching. Depending on the direction of application, etching can be isotropic or anisotropic and depending on the nature of the agents used, it can be dry or wet etching. Depending on the etching carried out, the procedure to be followed is one or the other and the morphology of the surface where the etching is applied will depend on it. Isotropic etching removes material uniformly in all directions, therefore, with this etching, smooth surfaces are generally obtained. However, anisotropic etching removes material along specific crystallographic planes, thus producing specific profiles such as sharp corners or edges and surfaces that have roughness due to crystallographic exposure. Wet etching, also known as chemical or liquid etching, consists of removing material through the use of chemical substances. Thus, those materials that are not protected by the masks deposited after a previous lithography stage will be removed by the chemical substances. In particular modes of the invention, the chemical substances used to remove the material consist of potassium hydroxide and/or tetramethylammonium hydroxide solutions. This type of etching involves chemical reactions where the chemical substance diffuses into the material to be removed, both reacting with each other, resulting in the diffusion of the reaction byproducts from the reacted surface. On the other hand, in dry etching, the material is removed by plasma or gaseous agents. In all of them a reaction occurs, which takes place through the use of kinetic energy from particle beams, chemical reactions or the combination of both. Physical etching requires high kinetic energy beams (ions, electrons or photons) to remove atoms from the surface. Chemical etching, also known as vapour phase etching, does not use chemical substances; in this case, gases are used to attack the surface. Within the etching that combines physical and chemical phenomena, reactive ion etching (RIE) stands out. By combining both phenomena, a higher resolution is achieved and the time required for this is shorter compared to other types of etching. The reactive ion etching (RIE) technique can be implemented together with the inductively coupled plasma (ICP) technique. In the field of the invention, ICP-RIE refers to the etching process in which an inductively coupled plasma source is used. With this process, materials are etched using a chemically reactive plasma under low pressure conditions, combining it with ion-induced etching. In one embodiment, the etching in step (ii.b) of the method of the invention is isotropic etching or anisotropic etching. In one embodiment, the etching in step (ii.c) is isotropic etching. In this latter case, the person skilled in the art knows that, in certain experimental situations, an isotropic etching by wet etching can result essentially anisotropic on substrates such as silicon, since some chemicals (e.g. KOH) attack in a different way depending on the direction of the crystal. In one embodiment, the etching in step (iv) of the method of the invention is dry plasma etching using the ICP-RIE technique.

En el contexto de la invención “litografía” o "fotolitografía” se refiere a un proceso comúnmente empleado en la fabricación de dispositivos semiconductores o circuitos integrados, donde se transfiere el patrón de un diseño de manera directa o mediante una máscara (o fotomáscara) a una superficie. La máscara puede estar preparada en una variedad de materiales, tales como máscaras rígidas metálicas, películas de acetato transparente impresas, etcétera. Las fotomáscaras también pueden ser impresas directamente sobre la superficie a tratar, si el material de recubrimiento necesita tener propiedades especiales. En estos casos, el patrón de una fotomáscara primaria se puede transferir a una capa de material fotoresistente (positiva o negativa) para producir una máscara secundaria. Esta máscara secundaria de material fotoresistente (en inglés, photoresist) se puede utilizar para grabar el patrón en el material subyacente y que sea este el que finalmente se use como máscara de protección en un último paso de grabado de la capa de material de interés. Este sería el caso, por ejemplo, de la transferencia del patrón de la máscara inicial a una máscara de nitruro de silicio para grabar una superficie de silicio (2). En el contexto de la invención "grabado” se refiere al proceso utilizado para eliminar determinadas capas de material de una superficie durante la fabricación del dispositivo. Las técnicas de litografía son sobradamente conocidas para un experto en la materia para poner en práctica este aspecto de la invención (Sharma E, et al., Evolution in Lithography Techniques: Microlithography to Nanolithography, Nanomaterials (Basel), 2022 Aug 11;12(16):2754). In the context of the invention, “lithography” or “photolithography” refers to a process commonly used in the manufacture of semiconductor devices or integrated circuits, where the pattern of a design is transferred directly or by means of a mask (or photomask) to a surface. The mask can be prepared in a variety of materials, such as rigid metallic masks, printed transparent acetate films, etc. Photomasks can also be printed directly on the surface to be treated, if the coating material needs to have special properties. In these cases, the pattern of a primary photomask can be transferred to a layer of photoresist material (positive or negative) to produce a secondary mask. This secondary mask of photoresist material can be used to etch the pattern into the underlying material and this is the one that is finally used as a protection mask in a last step of etching the layer of material of interest. This would be the case, for example, of the transfer of the pattern of the initial mask to a silicon nitride mask to etch a silicon surface (2). In the context of the invention “etching” refers to the process used to remove certain layers of material from a surface during device manufacturing. Lithography techniques are well known to a person skilled in the art to implement this aspect of the invention (Sharma E, et al., Evolution in Lithography Techniques: Microlithography to Nanolithography, Nanomaterials (Basel), 2022 Aug 11;12(16):2754).

En el contexto de la invención, el término "oxidación térmica” se refiere a un proceso utilizado comúnmente en microfabricación para obtener una capa de óxido en el diseño del dispositivo. Así, en el contexto de la invención, la "oxidación térmica” se refiere al tratamiento por el cual se crece óxido de silicio a expensas de la superficie de silicio (2). La oxidación térmica puede ser húmeda o seca, donde la oxidación húmeda se lleva a cabo en presencia de vapor de agua a una temperatura de 800-1200°C, mientras que la oxidación seca se realiza con oxígeno puro a una temperatura de unos 1200°C. En el caso del silicio, la oxidación húmeda y la oxidación seca se realizan respectivamente de acuerdo con las ecuaciones (1) y (2): (1) Si<2>H<2>O ^ SiO2<2>H<2>In the context of the invention, the term “thermal oxidation” refers to a process commonly used in microfabrication to obtain an oxide layer in the device design. Thus, in the context of the invention, “thermal oxidation” refers to the treatment by which silicon oxide is grown at the expense of the silicon surface (2). Thermal oxidation can be wet or dry, where wet oxidation is carried out in the presence of water vapor at a temperature of 800-1200°C, while dry oxidation is performed with pure oxygen at a temperature of about 1200°C. In the case of silicon, wet oxidation and dry oxidation are respectively performed according to equations (1) and (2): (1) Si<2>H<2>O ^ SiO2<2>H<2>

(2) Si O<2>^ SiO2 (2) If O<2>^ SiO2

En un modo de realización, la oxidación térmica de la etapa (iii) del método de la invención es oxidación húmeda u oxidación seca. En modos de realización de la invención, la oxidación de la etapa (iii) del método de la invención es oxidación húmeda (i.e., en presencia de vapor de agua), donde la oxidación húmeda se lleva a cabo a una temperatura de entre 800-1200°C. En modos particulares de realización, la oxidación húmeda se lleva a cabo a 800°C, 850°C, 900°C, 950°C, 1000°C, 1050°C, 1100°C, 1150°C, o 1200°C. En modos de realización de la invención, la oxidación húmeda se lleva a cabo durante al menos 1, 2, 3, 4, 5, 8, 10, 12, o 15 horas. En un modo de realización particular, la oxidación húmeda se lleva a cabo a 1100°C durante al menos 12 horas. In one embodiment, the thermal oxidation of step (iii) of the method of the invention is wet oxidation or dry oxidation. In embodiments of the invention, the oxidation of step (iii) of the method of the invention is wet oxidation (i.e., in the presence of water vapor), wherein the wet oxidation is carried out at a temperature between 800-1200°C. In particular embodiments, the wet oxidation is carried out at 800°C, 850°C, 900°C, 950°C, 1000°C, 1050°C, 1100°C, 1150°C, or 1200°C. In embodiments of the invention, the wet oxidation is carried out for at least 1, 2, 3, 4, 5, 8, 10, 12, or 15 hours. In a particular embodiment, the wet oxidation is carried out at 1100°C for at least 12 hours.

En el contexto de la invención, el término "depositar” o "deposición” se refiere a una etapa de recubrimiento de un sustrato con algún tipo de material. La deposición se puede referir a un recubrimiento por rotación capaz de depositar una capa fotorresistente sobre un sustrato, como pueda ser una oblea de silicio. En modos de realización de la invención, la etapa de deposición puede ser deposición química de vapor (CVD). En modos particulares de realización, la deposición se puede seleccionar del grupo que consiste en deposición química de vapor mejorada con plasma (PECVD), deposición química de vapor a baja presión (LPCVD), deposición química de vapor de plasma de alta densidad (HDP-CVD), deposición química de vapor subatmosférica (SACVD), deposición de capas atómicas (ALD), deposición de capas atómicas mejorada por plasma (PEALD) y combinaciones de los mismos. En modos particulares de realización de la invención, la etapa de deposición puede ser una etapa de deposición física de vapor (PVD), como por ejemplo pulverización catódica. La elección del método de deposición vendrá determinada por el material que se pretende depositar. In the context of the invention, the term "deposit" or "deposition" refers to a step of coating a substrate with some type of material. Deposition may refer to spin coating capable of depositing a photoresist layer onto a substrate, such as a silicon wafer. In embodiments of the invention, the deposition step may be chemical vapor deposition (CVD). In particular embodiments, the deposition may be selected from the group consisting of plasma enhanced chemical vapor deposition (PECVD), low pressure chemical vapor deposition (LPCVD), high density plasma chemical vapor deposition (HDP-CVD), subatmospheric chemical vapor deposition (SACVD), atomic layer deposition (ALD), plasma enhanced atomic layer deposition (PEALD), and combinations thereof. In particular embodiments of the invention, the deposition step may be a physical vapor deposition (PVD) step, such as sputtering. The choice of the deposition method will be determined by the material to be deposited.

En el campo de la invención, el "pulido mecánico químico” o "planarización mecánica química” se refiere a un proceso de alisado de superficies mediante la acción de fuerzas mecánicas y químicas donde se realizan simultáneamente un grabado químico ("chemical etching”) y un pulido abrasivo. En un modo de realización, el pulido de la etapa (iii) y/o el pulido de la etapa (v) del método de la invención es pulido mecánico químico. In the field of the invention, "chemical mechanical polishing" or "chemical mechanical planarization" refers to a surface smoothing process through the action of mechanical and chemical forces where chemical etching and abrasive polishing are performed simultaneously. In one embodiment, the polishing of step (iii) and/or the polishing of step (v) of the method of the invention is chemical mechanical polishing.

En un modo de realización, la etapa (ii) del método de la invención comprende: In one embodiment, step (ii) of the method of the invention comprises:

ii.a) depositar una capa de nitruro de silicio sobre la superficie de silicio (2); ii.a) depositing a layer of silicon nitride on the silicon surface (2);

ii.b) grabar la capa de nitruro de silicio hasta crear una máscara de nitruro de silicio sobre la superficie de silicio (2); ii.b) etching the silicon nitride layer to create a silicon nitride mask on the silicon surface (2);

ii.c) grabar la superficie de silicio (2) que no está protegida por la máscara de nitruro de silicio de manera que se forme el al menos un pilar de silicio (3) sobre la superficie de silicio (2). ii.c) etching the silicon surface (2) that is not protected by the silicon nitride mask such that at least one silicon pillar (3) is formed on the silicon surface (2).

Así, en un modo de realización de la invención, el grabado sobre la superficie de silicio (2) para formar los pilares de silicio se realiza a través de una máscara dura de nitruro de silicio. En este paso del procedimiento, una vez que se ha grabado la superficie de silicio (2), la máscara de nitruro de silicio permanece depositada sobre la base superior de los pilares de silicio. Por este motivo, es necesario que durante la etapa posterior de pulido mecánico químico (parte de la etapa (iii) en el método de la invención) se elimine completamente dicha máscara dura de nitruro de silicio depositada sobre la base superior de los pilares de silicio. Thus, in one embodiment of the invention, etching on the silicon surface (2) to form the silicon pillars is carried out through a hard silicon nitride mask. In this step of the process, once the silicon surface (2) has been etched, the silicon nitride mask remains deposited on the upper base of the silicon pillars. For this reason, it is necessary that during the subsequent chemical mechanical polishing stage (part of stage (iii) in the method of the invention) said hard silicon nitride mask deposited on the upper base of the silicon pillars is completely removed.

Todos los términos y modos de realización descritos anteriormente son aplicables a cualquier aspecto y modo de realización de la invención. De acuerdo con la presente invención, el término en singular "el” , "la”, "un”, "uno”, "una”, se refiere igualmente a su correspondiente en plural "los”, "las”, "unos”, "unas”, salvo que se desprenda del contexto que claramente el término se refiere a una especie en el singular. El término "comprende" o "que comprende", tal y como se usa en el presente documento, también describe "consiste en" o "que consiste en" de acuerdo con la práctica de patentes generalmente aceptada. All of the terms and embodiments described above are applicable to any aspect and embodiment of the invention. In accordance with the present invention, the singular term "the", "an", "an", "an" refers equally to its plural counterparts "the", "them", "ones", "an" unless it is apparent from the context that the term clearly refers to a species in the singular. The term "comprises" or "comprising" as used herein also describes "consists of" or "consisting of" in accordance with generally accepted patent practice.

EJEMPLOSEXAMPLES

La siguiente invención se describe por medio de los siguientes ejemplos, que deben interpretarse como meramente ilustrativos y no limitativos del alcance de la invención. The following invention is described by means of the following examples, which should be interpreted as merely illustrative and not limiting the scope of the invention.

Ejemplo 1: Proceso para la preparación de un circuito integrado fotónico híbrido con disipador de calor Example 1: Process for preparing a hybrid photonic integrated circuit with heat sink

Los inventores han diseñado un procedimiento para la preparación de un circuito integrado fotónico híbrido, donde el circuito presenta unos pilares de silicio que actúan como una estructura disipadora de calor. En este procedimiento, los pilares se crean esencialmente con una combinación de grabado húmedo de silicio, seguido de oxidación térmica y pulido químico mecánico. El procedimiento tiene las etapas que se muestran en la figura 1, donde se comparan con las etapas típicas de la preparación de un circuito integrado fotónico híbrido que no incluye un disipador de calor. The inventors have designed a process for the preparation of a hybrid photonic integrated circuit, where the circuit features silicon pillars that act as a heat sink structure. In this process, the pillars are essentially created by a combination of wet silicon etching, followed by thermal oxidation and chemical mechanical polishing. The process has the steps shown in Figure 1, where they are compared to typical steps in the preparation of a hybrid photonic integrated circuit that does not include a heat sink.

Así, el panel (a) de la figura 1 muestra un procedimiento de preparación de un circuito integrado fotónico híbrido que no incluye un disipador de calor, donde las etapas son: Thus, panel (a) of Figure 1 shows a preparation procedure for a hybrid photonic integrated circuit that does not include a heat sink, where the steps are:

#1. Limpieza de la superficie de silicio por grabado húmedo. #1. Cleaning the silicon surface by wet etching.

#2. Oxidación húmeda de la superficie de silicio para obtener una capa superficial de óxido de silicio. #2. Wet oxidation of the silicon surface to obtain a surface layer of silicon oxide.

#3. Deposición de una capa de nitruro de silicio por deposición química de vapor a baja presión (LPCVD por sus siglas del inglés “Low pressure chemical vapor deposition”). #4. Litografía de una máscara con el circuito de interés para una guía de onda, seguida de grabado en seco de la superficie de nitruro de silicio mediante grabado de iones reactivos de plasma acoplado inductivo (ICP-RIE por sus siglas del inglés “inductively coupled plasma, reactive-ion etching”). #3. Deposition of a silicon nitride layer by low pressure chemical vapor deposition (LPCVD). #4. Lithography of a mask with the circuit of interest for a waveguide, followed by dry etching of the silicon nitride surface by inductively coupled plasma, reactive-ion etching (ICP-RIE).

#5. Deposición de una capa de óxido de silicio por deposición química de vapor potenciada por plasma (PECVD por sus siglas del inglés “plasma enhanced chemical vapour deposition”), seguida de pulido mecánico químico. #5. Deposition of a silicon oxide layer by plasma enhanced chemical vapour deposition (PECVD), followed by chemical mechanical polishing.

#6. Disposición de una capa de semiconductor III-V. #6. Arrangement of a III-V semiconductor layer.

Por otra parte, el panel (b) de la figura 1 muestra un procedimiento de preparación de un circuito integrado fotónico híbrido con disipador de calor, donde las etapas son: On the other hand, panel (b) of Figure 1 shows a preparation procedure for a hybrid photonic integrated circuit with heat sink, where the steps are:

#2. Litografía de una máscara con el diseño bidimensional en superficie de la estructura que funcionará como disipador de calor (i.e., pilares de silicio), seguida de grabado húmedo de la superficie de silicio en las partes no protegidas por la máscara para producir dicha estructura en tres dimensiones. #2. Lithography of a mask with the two-dimensional design on the surface of the structure that will function as a heat sink (i.e., silicon pillars), followed by wet etching of the silicon surface in the parts not protected by the mask to produce said structure in three dimensions.

#3. Oxidación húmeda de la superficie de silicio para obtener una capa superficial de óxido de silicio, seguida de pulido mecánico químico hasta dejar al descubierto una superficie de silicio (correspondiente a los pilares de silicio) y una superficie de óxido de silicio. #4. Litografía de una máscara con el circuito de interés para una guía de onda, seguida de grabado en seco de la superficie de óxido de silicio mediante grabado de iones reactivos de plasma acoplado inductivo (ICP-RIE por sus siglas del inglés "inductively coupled plasma, reactive-ion etching”). #3. Wet oxidation of the silicon surface to obtain a surface layer of silicon oxide, followed by chemical mechanical polishing to expose a silicon surface (corresponding to the silicon pillars) and a silicon oxide surface. #4. Lithography of a mask with the circuit of interest for a waveguide, followed by dry etching of the silicon oxide surface using inductively coupled plasma, reactive-ion etching (ICP-RIE).

#5. Deposición de una capa de nitruro de silicio por deposición química de vapor a baja presión (LPCVD por sus siglas del inglés "Low pressure chemical vapor deposition”), seguida de pulido mecánico químico hasta dejar al descubierto una superficie de silicio (correspondiente a los pilares de silicio), una superficie de óxido de silicio y una superficie de nitruro de silicio (correspondiente a una guía de onda de nitruro de silicio). #6. Disposición de una capa de semiconductor III-V. #5. Deposition of a silicon nitride layer by low pressure chemical vapor deposition (LPCVD), followed by chemical mechanical polishing to expose a silicon surface (corresponding to the silicon pillars), a silicon oxide surface, and a silicon nitride surface (corresponding to a silicon nitride waveguide). #6. Arrangement of a III-V semiconductor layer.

En el panel (c) de la figura 1 se muestra la conducción de calor en una sección transversal del circuito integrado fotónico híbrido resultante de cada uno de los procedimientos, donde en ambos casos se coloca una fuente de calor sobre la superficie superior (de la capa de semiconductor III-V). Se puede apreciar que el calor en la sección transversal del circuito resultante del procedimiento (Figura 1(c), izquierda) se transmite directamente a los materiales dieléctricos de la tecnología de silicio (es decir, óxido de silicio y nitruro de silicio) que tienen una conductividad térmica relativamente baja, mientras que el calor en la sección transversal del circuito resultante del procedimiento (Figura 1(c), derecha) sigue un flujo de calor a través de un recorrido a través de los pilares de silicio, que tienen una conductividad térmica comparativamente mayor. In panel (c) of Figure 1, the heat conduction in a cross section of the hybrid photonic integrated circuit resulting from each of the procedures is shown, where in both cases a heat source is placed on the top surface (of the III-V semiconductor layer). It can be seen that the heat in the cross section of the circuit resulting from the procedure (Figure 1(c), left) is transmitted directly to the dielectric materials of the silicon technology (i.e., silicon oxide and silicon nitride) that have a relatively low thermal conductivity, while the heat in the cross section of the circuit resulting from the procedure (Figure 1(c), right) follows a heat flow through a path through the silicon pillars, which have a comparatively higher thermal conductivity.

La viabilidad del proceso de fabricación se ha simulado con una de las mejores herramientas de simulación de procesos de semiconductores del mercado (Sentaurus Process, de Synopsys). Los resultados de la simulación de flujo se muestran en las figuras 2(a-c). The feasibility of the manufacturing process has been simulated with one of the best semiconductor process simulation tools on the market (Sentaurus Process, from Synopsys). The results of the flow simulation are shown in Figures 2(a-c).

#2a. Deposición de una capa de nitruro de silicio. #2a. Deposition of a silicon nitride layer.

#2b. Litografía sobre la capa de nitruro de silicio de una máscara con el diseño bidimensional en superficie de la estructura que funcionará como disipador de calor (i.e., pilares de silicio), seguida de grabado (isótropo o anisótropo) de la capa de nitruro de silicio en las partes no protegidas por la máscara, de tal manera que se produce una máscara de nitruro de silicio. #2b. Lithography on the silicon nitride layer of a mask with the two-dimensional design on the surface of the structure that will function as a heat sink (i.e., silicon pillars), followed by etching (isotropic or anisotropic) of the silicon nitride layer in the parts not protected by the mask, in such a way that a silicon nitride mask is produced.

#2c. Grabado húmedo (isótropo) de la superficie de silicio en las partes no protegidas por la máscara de nitruro de silicio para producir la estructura de los pilares de silicio en tres dimensiones. #2c. Wet (isotropic) etching of the silicon surface on the parts not protected by the silicon nitride mask to produce the three-dimensional silicon pillar structure.

#3a. Oxidación térmica húmeda de la superficie de silicio para obtener una capa superficial de óxido de silicio, a una temperatura de 1100°C durante 20 minutos en presencia de vapor de agua. #3a. Wet thermal oxidation of the silicon surface to obtain a surface layer of silicon oxide, at a temperature of 1100°C for 20 minutes in the presence of water vapor.

#3b. Pulido mecánico químico hasta dejar al descubierto una superficie de silicio (correspondiente a los pilares de silicio) y una superficie de óxido de silicio. #3b. Chemical mechanical polishing until a silicon surface (corresponding to the silicon pillars) and a silicon oxide surface are exposed.

#4. Litografía de una máscara con el circuito de interés para una guía de onda, seguida de grabado en seco de la superficie de óxido de silicio mediante grabado de iones reactivos de plasma acoplado inductivo (ICP-RIE por sus siglas del inglés "inductively coupled plasma, reactive-ion etching”). #4. Lithography of a mask with the circuit of interest for a waveguide, followed by dry etching of the silicon oxide surface using inductively coupled plasma, reactive-ion etching (ICP-RIE).

Tal y como se aprecia en la descripción de etapas en las figuras 2(a-c), la creación de los pilares de silicio ocurre con la combinación de las etapas #2 y #3. Hay que tener en cuenta que el dióxido de silicio crece en ambos lados de la interfaz de silicio inicial cuando se oxida el silicio. Así, el óxido crece hasta un espesor determinado dependiendo del tiempo de oxidación, donde el óxido recién creado está un 46% por debajo de la posición de la superficie original de silicio y un 54% por encima de la misma. El enmascaramiento de nitruro de silicio en la etapa #2c evita que el pilar de silicio creado se oxide desde la parte superior. Esto se puede observar en la etapa #3a, donde se ve que el dióxido de silicio crece a expensas del silicio tanto verticalmente como dentro del pilar; y se aprecia la dimensión lateral reducida del pilar, comparativamente entre las etapas #2c y #3a. As seen from the stage description in Figures 2(a-c), the creation of the silicon pillars occurs with the combination of stages #2 and #3. It should be noted that silicon dioxide grows on both sides of the initial silicon interface when silicon is oxidized. Thus, the oxide grows to a certain thickness depending on the oxidation time, where the newly created oxide is 46% below the original silicon surface position and 54% above it. Silicon nitride masking in stage #2c prevents the created silicon pillar from being oxidized from the top. This can be observed in stage #3a, where silicon dioxide is seen to grow at the expense of silicon both vertically and within the pillar; and the reduced lateral dimension of the pillar is appreciated, comparatively between stages #2c and #3a.

Por otra parte, la figura 3 corresponde con micrografías obtenidas mediante microscopio electrónico de barrido durante el procedimiento de preparación de un circuito integrado fotónico hibrido con disipador de calor. Concretamente, en estas micrografías se muestra el resultado obtenido a nivel microscópico tras llevar a cabo la combinación de las etapas #2c y #3a del flujo de proceso de la figura 1(b). On the other hand, Figure 3 corresponds to micrographs obtained by scanning electron microscope during the preparation process of a hybrid photonic integrated circuit with heat sink. Specifically, these micrographs show the result obtained at microscopic level after carrying out the combination of steps #2c and #3a of the process flow of Figure 1(b).

DESCRIPCIÓN DE LAS FIGURASDESCRIPTION OF FIGURES

Figura 1: (a) Flujo de proceso para la preparación de una plataforma de guía de ondas comúnmente utilizada sin estructuras de disipador de calor. (b) Flujo de proceso para la preparación de una plataforma de guía de ondas pilares de silicio. (c) Sección transversal final de ambas tecnologías, con una fuente de calor en la parte superior, que indica las rutas preferidas de flujo de calor. Figure 1: (a) Process flow for preparing a commonly used waveguide platform without heat sink structures. (b) Process flow for preparing a silicon pillar waveguide platform. (c) Final cross section of both technologies, with a heat source on top, indicating the preferred heat flow paths.

Figura 2: (a) Explicación detallada desde la etapa #1 a la etapa #2b en el flujo de proceso de la figura 1(b). (b) Explicación detallada desde la etapa #2c a la etapa #3b en el flujo de proceso de la figura 1(b). (c) Explicación detallada desde la etapa #4 a la etapa #5b en el flujo de proceso de la figura 1(b). Figure 2: (a) Detailed explanation from stage #1 to stage #2b in the process flow in Figure 1(b). (b) Detailed explanation from stage #2c to stage #3b in the process flow in Figure 1(b). (c) Detailed explanation from stage #4 to stage #5b in the process flow in Figure 1(b).

Figura 3: Explicación detallada desde la etapa #2 a la #3 en el flujo de proceso de la figura 1(b). Figure 3: Detailed explanation from stage #2 to #3 in the process flow in Figure 1(b).

REFERENCIAS NUMÉRICAS UTILIZADAS EN LAS FIGURASNUMERICAL REFERENCES USED IN FIGURES

Con objeto de ayudar a una mejor comprensión de las características técnicas de la invención, las citadas figuras se acompañan de una serie de referencias numéricas donde, con carácter ilustrativo y no limitativo, se representa lo siguiente: In order to assist in a better understanding of the technical characteristics of the invention, the aforementioned figures are accompanied by a series of numerical references where, for illustrative and non-limiting purposes, the following are represented:

Claims

1. A hybrid photonic integrated circuit (1) comprising:

a) a silicon technology photonic functional layer comprising:

- a silicon surface (2), where the silicon surface (2) comprises at least one silicon pillar (3), where the at least one silicon pillar (3) has two bases, a lower base and an upper base, where the lower base is arranged on the silicon surface (2), and where the silicon surface (2) and the at least one silicon pillar (3) form, without interruption, a single piece;

- a silicon oxide layer (4), where the silicon oxide layer (4) comprises two faces, a first face and a second face, where the first face is arranged on the silicon surface (2), and where the silicon oxide layer (4) is crossed by the at least one silicon pillar (3) between the first face and the second face;

- optionally, a waveguide (5), where the waveguide (5) is comprised in the silicon oxide layer (4), and where the waveguide (5) is not in direct contact with either the silicon surface (2) or the at least one silicon pillar (3); and b) a layer of a III-V semiconductor (6) or a chip that can be hybridized with a silicon dielectric technology, where the III-V semiconductor layer (6) or the chip that can be hybridized with a silicon dielectric technology is in contact with the upper base of the at least one silicon pillar (3), with the second face of the silicon oxide layer (4), and optionally with the waveguide (5), and where the III-V semiconductor layer (6) or the chip that can be hybridized with a silicon dielectric technology is not crossed by the at least one silicon pillar (3), where the at least one silicon pillar (3) functions as a heat sink.

2. A hybrid photonic integrated circuit (1) according to claim 1, wherein the hybrid photonic integrated circuit (1) comprises a waveguide (5), and wherein the waveguide (5) is a silicon or silicon nitride waveguide (5).

3. A method for manufacturing a hybrid photonic integrated circuit (1) according to any one of claims 1 or 2, wherein the method comprises:

i. providing a silicon surface (2) and, optionally, cleaning the silicon surface (2);

ii. creating at least one silicon pillar (3) by wet or dry etching of the silicon surface (2);

iii. creating a silicon oxide layer (4) by thermal oxidation, and polishing the silicon oxide layer (4) until obtaining a first confluence surface, where said first confluence surface comprises the upper base of the at least one silicon pillar (3) and the second upper face of the silicon oxide layer (4);

iv. etching the silicon oxide layer (4) of the first confluence surface, such that an opening is generated on the second face of the silicon oxide layer (4); v. depositing a waveguide on the first confluence surface and polishing the waveguide until obtaining a second confluence surface, where said second confluence surface comprises the upper base of the at least one silicon pillar (3), the second face of the silicon oxide layer (4), and a surface of the waveguide (5);

vi. arranging the III-V semiconductor layer (6) on the second confluence surface, such that the III-V semiconductor layer (6) is in contact with the upper base of the at least one silicon pillar (3), with the second face of the silicon oxide layer (4), and with the waveguide (5).

4. The method according to claim 3, wherein step (ii) comprises:

ii.a) depositing a layer of silicon nitride on the silicon surface (2);

ii.b) etching the silicon nitride layer to create a silicon nitride mask on the silicon surface (2);

ii.c) etching the silicon surface (2) that is not protected by the silicon nitride mask such that at least one silicon pillar (3) is formed on the silicon surface (2).

5. The method according to claim 4, wherein the etching of step (ii.b) is isotropic etching or anisotropic etching and/or wherein the etching of step (ii.c) is isotropic etching.

6. The method according to any one of claims 3 to 5 wherein the etching of step (iv) is dry plasma etching using the ICP-RIE technique.

7. The method according to any one of claims 3 to 6, wherein the thermal oxidation of step (iii) is wet oxidation or dry oxidation.

8. The method according to claim 6, wherein the oxidation of step (iii) is wet oxidation and wherein the wet oxidation is carried out in the presence of steam at 1100°C for at least 12 hours.

9. The method according to any one of claims 3 to 8, wherein the polishing of step (iii) and/or step (v) is chemical mechanical polishing.