JP2002202748A - 差動増幅回路、定電流回路及びこれら回路を含む表示装置 - Google Patents

Abstract

(57)【要約】 【課題】 差動増幅回路において、トランジスタのしき
い値電圧の偏差の大きさに係わらずオフセット電圧を補
償して、回路を正常に動作させる。 【解決手段】 トランジスタＰ１、Ｐ２に同時にＶｒｅ
ｆを与えて、トランジスタＰ３、Ｐ４のしきい値電圧の
偏差により生じるオフセット電圧を容量Ｃ１に保持させ
ておき、出力動作時にはトランジスタＰ３、Ｐ４のしき
い値電圧の偏差に係わらず同じ電圧出力が得られるよう
にした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体集積回路に
関し、詳しくは基板上に低温ポリシリコン（ｐ−ｓｉ）
薄膜トランジスタで形成される差動増幅回路と、この差
動増幅回路において電流制御トランジスタとして機能す
る定電流回路と、これら回路を含む表示装置に関する。

【０００２】

【従来の技術】従来より、差動増幅回路のしきい値電圧
の偏差を補償する方法として、入力電圧を補償する方法
が知られている。例えば図６に示すように、差動増幅回
路１０１を初段回路とする演算回路１０２を設け、この
演算回路１０２で入力電圧を補償するものである。図６
に示す回路の動作を簡単に説明すると、オフセットキャ
ンセル動作時（Ａ）においては、スイッチ１０３とスイ
ッチ１０５をオン、スイッチ１０４をオフすることで、
差動増幅回路１０１のしきい値電圧の偏差に相当する電
位差（以下、オフセット電圧）をオフセットキャンセル
用容量１０６に記憶する。そして、電圧出力時（Ｂ）に
おいて、スイッチ１０４をオン、スイッチ１０３とスイ
ッチ１０５をオフすると、差動増幅回路１０１には入力
Ｖｉｎ１と、オフセットキャンセル用容量１０６に記憶
されたオフセット電圧分が加わった入力電圧Ｖｉｎ２が
入力されるため、差動増幅回路１０１の内部でのしきい
値電圧の偏差が補償された出力電圧Ｖｏｕｔが出力され
ることになる。ちなみに、図６の回路では、演算回路１
０２そのものは正常に動作することを前提としている。
同様に、ＵＳＰ４，６９１，１２５においても、差動増
幅回路（オペアンプ）外部にキャンセル回路を設けるこ
とで、回路内で発生したオフセット電圧に対して出力電
圧を補償する技術が提案されている。

【０００３】

【発明が解決しようとする課題】ところで、ガラス基板
上で５００℃前後の低温、或いは石英基板上で９００℃
程度の高温ポリシリコンプロセスで製造されるｐ−ｓｉ
においては、トランジスタのしきい値電圧に偏差が生じ
やすく、この傾向は製造プロセス温度が低くなるにつれ
て顕著になる。このような差動増幅回路の内部でのしき
い値電圧の偏差が大きい場合、上述した従来例のような
外部回路による補償では、例え入力電圧の補償を行った
としてもしきい値電圧の偏差を十分に補償することがで
きず、出力ばらつきが残るため、最悪の場合は差動増幅
回路そのものが動作しない事態が起こりうる。

【０００４】また、液晶表示装置等の表示装置に映像信
号を供給する回路の一部を差動増幅回路で構成した場合
には、先に説明したようなトランジスタのしきい値電圧
の偏差の影響が映像信号のばらつきとなり、表示ムラが
発生するという問題点があった。

【０００５】この発明の目的は、しきい値電圧の偏差が
大きいトランジスタについても、そのオフセット電圧を
十分に補償することができる差動増幅回路及び定電流回
路を提供することにある。

【０００６】また、この発明の他の目的は、トランジス
タのしきい値電圧の偏差による映像信号のばらつきをな
くして、表示ムラのない良好な表示品位を得ることがで
きる表示装置を提供することにある。

【０００７】

【課題を解決するための手段】上記目的を達成するた
め、請求項１の発明は、第１の電圧入力、第２の電圧入
力を第１の電流出力、第２の電流出力に変換する入力変
換手段と、前記第１の電流出力に対応する第３の電流出
力と前記第２の電流出力との間で演算を行い、前記第１
の電圧入力と前記第２の電圧入力の差に応じた第５の電
流出力を得る出力演算手段とから構成される差動増幅回
路において、前記第１の電圧入力、第２の電圧入力を等
電位とする等電位手段と、前記第１の電圧入力と第２の
電圧入力とが等電位となった際に、前記第３の電流出力
を検出する手段と、前記第３の電流出力と前記第２の電
流出力との間で演算を行ったときの電位を保持する電位
保持手段とを備え、前記電位保持手段に保持された電位
に基づいて、前記出力演算手段における演算の偏差を補
償することを特徴とする。

【０００８】請求項２の発明は、請求項１において、前
記入力変換手段の前記第１の電圧入力は第１のトランジ
スタを介して入力され、前記第２の電圧入力は第２のト
ランジスタを介して入力されることを特徴とする。

【０００９】請求項３の発明は、請求項１において、前
記出力演算手段が、前記第１の電流出力を検知する第１
の検知手段と、前記電位保持手段と、前記第２の電流出
力を検知する第２の検知手段とから構成されることを特
徴とする。

【００１０】請求項４の発明は、請求項３において、前
記第２の検知手段が、誤差補正手段を有することを特徴
とする。

【００１１】請求項５の発明は、請求項３において、前
記第１の検知手段が、前記第１の電流出力により端子電
圧が制御される第３のトランジスタからなり、前記第１
の電流出力を検知する構成であることを特徴とする。

【００１２】請求項６の発明は、請求項３において、前
記第２の検知手段が、前記第２の電流出力により端子電
圧が制御される第４のトランジスタからなり、前記第２
の電流出力の端子電圧を検知する構成であることを特徴
とする。

【００１３】請求項７の発明は、請求項１において、前
記等電位手段が、前記第１のトランジスタを前記第２の
トランジスタと共に制御するための第１のスイッチ手段
と、前記第１のスイッチ手段及び第２のスイッチ手段と
連動して前記第１のトランジスタを制御する第３のスイ
ッチ手段とから構成されることを特徴とする。

【００１４】請求項８の発明は、請求項１において、前
記第３の電流出力を検知する手段が、前記第４のトラン
ジスタと前記電位保持手段との間に接続された第２のス
イッチ手段から構成されることを特徴とする。

【００１５】請求項９の発明は、請求項４において、前
記誤差補正手段が、前記第４のトランジスタと前記電位
保持手段に接続された第３のスイッチ手段から構成され
ることを特徴とする。

【００１６】請求項１０の発明は、請求項１において、
前記電位保持手段が、容量キャパシタであることを特徴
とする。

【００１７】また、上記目的を達成するため、請求項１
１の発明は、第１の電圧入力を第１の電流出力に変換す
る入力変換手段を有する定電流回路において、前記入力
変換手段に供給する前記第１の電圧入力の電位を得る出
力演算手段と、前記出力演算手段で得た電位と所定のバ
イアス電位を付加する電位付加手段による電位との差電
位を保持する第１の電位保持手段と、前記入力変換手段
の電流出力部の電位を初期化するための初期化手段とを
備え、前記第１の電位保持手段に保持された電位に基づ
いて、前記第１の電圧入力の電位を補償することを特徴
とする。

【００１８】請求項１２の発明は、請求項１１におい
て、前記入力変換手段の前記第１の電圧入力は第１のト
ランジスタに入力され、前記出力演算手段は前記第１の
電流出力を検知する第１の検知手段により構成されるこ
とを特徴とする。

【００１９】請求項１３の発明は、請求項１２におい
て、前記第１の検知手段が、第１のトランジスタとスイ
ッチとからなり、前記第１のトランジスタの端子電圧を
前記スイッチにより検知する構成であることを特徴とす
る。

【００２０】請求項１４の発明は、請求項１２におい
て、前記第１の検知手段が、誤差補正手段を有すること
を特徴とする。

【００２１】請求項１５の発明は、請求項１１におい
て、前記入力変換手段で変換される前記第１の電流出力
の電流値が、前記電位付加手段で付加されるバイアス電
位により制御されることを特徴とする。

【００２２】請求項１６の発明は、請求項１１におい
て、前記入力変換手段の電流出力部に、前記電流出力部
の電位を保持する第２の電位保持手段を接続したことを
特徴とする。

【００２３】請求項１７の発明は、請求項１１又は１６
において、前記第１の電位保持手段及び前記第２の電位
保持手段が容量キャパシタであることを特徴とする。

【００２４】請求項１８の発明は、請求項１１におい
て、前記初期化手段が、前記電流出力部に接続されたＣ
ＭＯＳインバータ回路により構成されることを特徴とす
る。

【００２５】請求項１９の発明は、請求項１８におい
て、前記電流出力部の電位が、前記ＣＭＯＳインバータ
回路を流れる貫通電流により初期化されることを特徴と
する。

【００２６】また、上記目的を達成するため、請求項２
０の発明は、第１の電圧入力、第２の電圧入力を第１の
電流出力、第２の電流出力に変換する入力変換手段と、
前記第１の電流出力に対応する第３の電流出力と前記第
２の電流出力との間で演算を行い、前記第１の電圧入力
と前記第２の電圧入力の差に応じた第５の電流出力を得
る出力演算手段とを備えた差動増幅回路において、前記
入力変換手段の前段に、請求項１１の定電流回路を備え
たことを特徴とする。

【００２７】請求項２１の発明は、第１の電圧入力、第
２の電圧入力を第１の電流出力、第２の電流出力に変換
する入力変換手段と、前記第１の電流出力に対応する第
３の電流出力と前記第２の電流出力との間で演算を行
い、前記第１の電圧入力と前記第２の電圧入力の差に応
じた出力電圧を得る出力演算手段と、前記第１の電圧入
力、第２の電圧入力を等電位とする等電位手段と、前記
第１の電圧入力と第２の電圧入力とが等電位となった際
に、前記第３の電流出力を検出する第１の検出手段と、
前記第３の電流出力と前記第２の電流出力との間で演算
を行ったときの電位を保持する電位保持手段とを備え、
前記入力変換手段の前段に、請求項１１の定電流回路を
備えたことを特徴とする。

【００２８】さらに、上記他の目的を達成するため、請
求項２２の発明は、複数の画素電極、これら画素電極の
それぞれに電極配線を介して接続されたスイッチ素子、
及び前記スイッチ素子を駆動して前記画素電極に映像信
号を書き込む駆動回路が形成された第１の電極基板と、
前記複数の画素電極に相対する対向電極が形成された第
２の電極基板と、これら電極基板間に保持された光変調
層とを備えた表示装置において、前記駆動回路には、請
求項１１の定電流回路で構成される回路が含まれること
を特徴とする。

【００２９】請求項２３の発明は、複数の画素電極、こ
れら画素電極のそれぞれに電極配線を介して接続された
スイッチ素子、及び前記スイッチ素子を駆動して前記画
素電極に映像信号を書き込む駆動回路が形成された第１
の電極基板と、前記複数の画素電極に相対する対向電極
が形成された第２の電極基板と、これら電極基板間に保
持された光変調層とを備えた表示装置において、前記駆
動回路には、請求項１、２０又は２１の差動増幅回路で
構成される回路が含まれることを特徴とする。

【００３０】請求項２４の発明は、請求項２２におい
て、前記定電流回路における前記第１の電圧入力の電位
を補償する動作を、一垂直走査期間毎、一水平走査期間
毎、又はｎ（ｎ≧２）回の水平走査期間毎に実行するこ
とを特徴とする。

【００３１】請求項２５の発明は、請求項２２におい
て、前記差動増幅回路の前記出力演算手段における演算
の偏差を補償する動作を、一垂直走査期間毎、一水平走
査期間毎、又はｎ（ｎ≧２）回の水平走査期間毎に実行
することを特徴とする。

【００３２】

【発明の実施の形態】以下、この発明に係わる差動増幅
回路、定電流回路及びこれら回路を含む表示装置の実施
形態について説明する。ここでは特に回路構成に関して
説明するが、これを実現するプロセスについては、従来
技術で述べた低温ポリシリコンプロセスのほか、高温ポ
リシリコンプロセス等のプロセスが考えられ、これらプ
ロセスで製造されるトランジスタのしきい値電圧の偏差
のみならず、広くはトランジスタのオン電流特性の偏差
をキャンセルするために適用可能である。

【００３３】［実施形態１］図１は、実施形態１に係わ
る差動増幅回路１０の回路構成図である。各部は以下の
ように構成されている。

【００３４】入力変換部１１は、第１のトランジスタＰ
１と、第２のトランジスタＰ２からなり、第１の電圧入
力Ｖｉｎと第２の電圧入力Ｖｒｅｆをゲート電圧とし
て、第１の電流出力Ｉ１及び第２の電流出力Ｉ２を出力
する。

【００３５】定電流回路１２は、図示しない制御回路か
らのバイアス電圧（Ｃｏｎｔｒｏｌ）により電流値が制
御されるトランジスタＰ５からなり、電源電圧Ｖｄｄに
基づいて定電流を出力する。

【００３６】出力演算部１３は、第１の電流出力Ｉ１を
検知する第１の検知手段としてのトランジスタＰ３と、
電位保持手段としての容量Ｃ１と、第２の電流出力Ｉ２
を検知する第２の検知手段としてのトランジスタＰ４と
から構成されている。トランジスタＰ３は、ソース〜ド
レイン間の端子電圧を検知して、第３の電流出力Ｉ３を
出力する。またトランジスタＰ４は、ソース〜ドレイン
間の端子電圧を検知して、第４の電流出力Ｉ４を出力す
る。出力演算部１３では、第１の電流出力Ｉ１に対応し
て出力される第３の電流出力Ｉ３と第２の電流出力Ｉ２
との間で演算を行い、第５の電流出力Ｉｏｕｔを得てい
る。

【００３７】一方、トランジスタＰ７は、トランジスタ
Ｐ１をトランジスタＰ２と共にオン／オフする第１のス
イッチ手段として機能し、トランジスタＰ６は、トラン
ジスタＰ４と容量Ｃ１との間に接続された第２のスイッ
チ手段として機能する。また、トランジスタＰ８、Ｐ９
は、トランジスタＰ６、Ｐ７のオン／オフと連動して、
トランジスタＰ１のゲート電圧をＶｉｎとするかＶｒｅ
ｆとするかの選択を行う第３のスイッチ手段として機能
する。これらトランジスタＰ７、Ｐ８、Ｐ９は、第１の
電圧入力Ｖｉｎと第２の電圧入力Ｖｒｅｆとを等電位と
する等電位手段を形成している。トランジスタＰ６は第
３の電流出力Ｉ３を検出する手段を形成している。ま
た、トランジスタＰ７、Ｐ８、Ｐ９には、図示しない制
御回路から制御信号Φ、／Φ（反転Φ）が与えられてオ
ン／オフが制御される。この際、トランジスタＰ６及び
Ｐ７は、トランジスタＰ８及びＰ９と同時にオン（及び
同時にオフ）しないように構成されている。

【００３８】次に、上記のように構成された差動増幅回
路１０の動作について説明する。参考のために、制御信
号Φ、／Φの駆動波形を図２に示す。

【００３９】オフセットキャンセル動作時は、制御信号
Φ：オン（５Ｖ）、／Φ：オフ（ＧＮＤ）とすること
で、トランジスタＰ６、Ｐ７はオン状態、Ｐ８、Ｐ９は
オフ状態となる。ここで、各トランジスタＰ１、Ｐ２、
Ｐ３、Ｐ４に流れる電流Ｉ１、Ｉ２、Ｉ３、Ｉ４は以下
の通りとなる。

【００４０】Ｉ１＝０．５×β（ｐ１）×［（Ｖｒｅｆ
−Ｖｓ１）−Ｖｔｈｐ１］^２ Ｉ２＝０．５×β（ｐ２）×［（Ｖｒｅｆ−Ｖｓ１）−
Ｖｔｈｐ２］^２ Ｉ３＝０．５×β（ｎ３）×［（Ｖｇ３−Ｖｔｈｎ
３）］^２ Ｉ４＝０．５×β（ｎ４）×［（Ｖｇ４−Ｖｔｈｎ
４）］^２ 上述の４つの電流式と、定常回路動作となった時の電流
値はＩ１＝Ｉ３、Ｉ２＝Ｉ４となることから、容量Ｃ１
両端部の電圧Ｖｇ３、Ｖｇ４は、 Ｖｇ３＝Ｖｔｈｎ３＋｜Ｖｇｓ１−Ｖｔｈｐ１｜√｛β
（ｐ１）／β（ｎ３）｝ Ｖｇ４＝Ｖｔｈｎ４＋｜Ｖｇｓ１−Ｖｔｈｐ２｜√｛β
（ｐ２）／β（ｎ４）｝ となる。ここで、Ｖｒｅｆ−Ｖｓ１＝Ｖｇｓ１とする
と、この時に容量Ｃ１に蓄積されるオフセット電圧とな
る電荷量Ｑは、Ｑ＝Ｃ×（Ｖｇ３−Ｖｇ４）となる。

【００４１】次に、出力動作時は、制御信号Φ：オフ
（ＧＮＤ）、／Φ：オン（５Ｖ）とすることで、トラン
ジスタＰ６、Ｐ７はオフ状態、Ｐ８、Ｐ９はオン状態と
なる。この時、各トランジスタＰ１、Ｐ２、Ｐ３、Ｐ４
に流れる電流を各々Ｉ１′、Ｉ２′、Ｉ３′、Ｉ４′と
すると、トランジスタＰ１、Ｐ２、Ｐ３、Ｐ４に流れる
電流は以下の通りとなる。

【００４２】Ｉ１′＝０．５×β（ｐ１）×［（Ｖｒｅ
ｆ−Ｖｓ１）−Ｖｔｈｐ１］^２ Ｉ２′＝０．５×β（ｐ２）×［（Ｖｒｅｆ−Ｖｓ１）
−Ｖｔｈｐ２］^２ Ｉ３′＝０．５×β（ｎ３）×［（Ｖｇ３−Ｖｔｈｎ
３）］^２ Ｉ４′＝０．５×β（ｎ４）×［（Ｖｇ４−Ｖｔｈｎ
４）］^２ ここで、第１入力電圧Ｖｉｎについても、第２入力電圧
Ｖｒｅｆが入力されると仮定する。

【００４３】 Ｖｇ３′＝Ｖｔｈｎ３＋√｛２×Ｉ３′／β（ｎ３）｝ Ｖｇ４′＝Ｖｔｈｎ４＋√｛２×Ｉ４′／β（ｎ４）｝ ここでＩ１′＝Ｉ３′であるから、Ｖｇ３′は、 Ｖｇ３′ ＝Ｖｔｈｎ３＋√｛β（ｐ１）／β（ｎ３）×（Ｖｇｓ１−Ｖｔｈｐ１）^２ ｝ ＝Ｖｔｈｎ３＋｜Ｖｇｓ１−Ｖｔｈｐ１｜×√｛β（ｐ１）／β（ｎ３）｝ 以上の各関係式より、 となる。この関係により、 Ｉ４′＝０．５×β（ｎ４）×（Ｖｇ４′−Ｖｔｈｎ４）^２ ＝０．５×β（ｎ４）×（Ｖｇ４−Ｖｔｈｎ４）^２ ＝０．５×β（ｎ４）×（Ｖｔｈｎ４＋√｛２×Ｉ４／β（ｎ４）｝−Ｖ ｔｈｎ４）^２ ＝０．５×β（ｎ４）×β（ｎ２）／β（ｎ４）×（Ｖｇｓ１−Ｖｔｈｐ ２）^２ ＝０．５×β（ｎ２）×（Ｖｇｓ１−Ｖｔｈｐ２）^２ ＝Ｉ２′ となるため、入力電圧ＶｉｎがＶｒｅｆであった場合に
は、Ｉｏｕｔ＝Ｉ２′−Ｉ４′＝０となり、トランジス
タＰ３とＰ４のしきい値電圧の偏差の大きさに係わらず
オフセット電圧は生じないことが分かる。すなわち、ト
ランジスタＰ３とＰ４のしきい値電圧の偏差により生じ
たオフセット電圧は容量Ｃ１の電位差として初期化され
るため、差動増幅回路としての出力時には、トランジス
タＰ３とＰ４のしきい値電圧の偏差の大きさに係わら
ず、出力ばらつきの少ない出力電圧を得ることができ
る。ここで、回路の出力電流量は、電流制御回路として
機能するトランジスタＰ１及びＰ２により制御されてお
り、この回路の電流制御性が高められることで、複数形
成される差動増幅回路の出力特性の均一化が図られる。

【００４４】また図７は、上記差動増幅回路１０に誤差
補正手段を付加した場合の実施例を示す回路構成図であ
り、図１と同等部分を同一符号で示している。トランジ
スタＰ６と容量Ｃ１の接続点に、ソース端とドレイン端
が接続されたトランジスタＰ１０を誤差補正手段として
設けている。トランジスタＰ６とＰ１０の極性（ｎ形か
ｐ形）を同一とし、さらにトランジスタＰ１０の大きさ
をＰ６に比して半分程度とする。こうすることで、トラ
ンジスタＰ６がオフした際、そのチャネル電荷が容量Ｃ
１に流入して電位誤差となることを、トランジスタＰ１
０をオンすることで防止することができる。

【００４５】［実施形態２］次に、実施形態２として、
上述した差動増幅回路１０に用いられる定電流回路１２
の回路構成について説明する。

【００４６】図１に示す差動増幅回路１０では、定電流
回路１２を構成するトランジスタＰ５のしきい値電圧の
偏差は補償されていないため、この偏差によっては差動
増幅回路自体の動作がばらつくことになる。この実施形
態２では、電流源のトランジスタＰ５のしきい値電圧の
偏差を補償する回路を備えた定電流回路について説明す
る。

【００４７】図３は、実施形態２に係わる定電流回路２
０の回路構成図である。なお、図３において、図１のト
ランジスタＰ５に相当するのはトランジスタＰ１１であ
るが、この実施形態２では説明の都合上、実施形態１と
は別の符号を付している。その他の部分についても、実
施形態１と同一名称を付した部分は必ずしも同等部分を
示していない。

【００４８】入力変換部２１は、後述する電位付加部２
３から容量Ｃｖｔｈを介して供給される電圧入力により
電流値が制御される第１のトランジスタＰ１１からな
り、前記電圧入力をゲート電圧として、電流出力Ｉｄｄ
を出力する。

【００４９】出力演算部２２は、電流出力Ｉｄｄを検知
する第１の検知手段としてのトランジスタＰ１４により
構成されている。トランジスタＰ１４をオンすること
で、入力変換部２１を構成するトランジスタＰ１１をダ
イオード接続とし、電流出力Ｉｄｄを検知してトランジ
スタＰ１１のゲート電圧を規定する。

【００５０】電位付加部２３は、第１の電位保持手段と
しての容量Ｃｖｔｈに保持された電位に所定のバイアス
電位を付加する。この実施形態では、電流出力部（以
下、ノードＡ）の初期化動作時にはＶｂｉａｓ１を与
え、出力電圧設定時にはＶｂｉａｓ２のバイアス電位を
それぞれ与えるものとする。入力変換部２１から出力さ
れる電流出力Ｉｄｄの電流値は、電位入力Ｖ１３から与
えられるバイアス電位Ｖｂｉａｓ２により制御される。

【００５１】ノードＡには、第２の電位保持手段として
の容量Ｃａが接続されている。この容量Ｃａは、ノード
Ａの電位を規定するために接続されたものである。第２
の電位保持手段としては、図３に示すように積極的に容
量を形成してもよいし、ノードＡと基板、電極配線等の
間に存在する寄生容量を利用してもよい。

【００５２】初期化部２４は、ＰｃｈのトランジスタＰ
１２とＮｃｈのトランジスタＰ１３を接続してなるＣＭ
ＯＳインバータ回路で構成されている。ＣＭＯＳインバ
ータ回路は電圧入力Ｖ１１によりインバータ動作し、こ
の時に生じる貫通電流によりノードＡの電圧が下がるこ
とで、ノードＡは初期化される。なお、ＣＭＯＳインバ
ータ回路のスイッチングを制御する信号波形は、好まし
くはランプ波であり、その波形の傾きは配線抵抗、容量
Ｃａ、容量Ｃｖｔｈ及びトランジスタＰ１４により決定
される。

【００５３】次に、上記のように構成された定電流回路
２０の動作について説明する。参考のために、電圧入力
１１、同１２、同１３及びスイッチＳＷ１を介して出力
される電流出力Ｉｄｄの駆動波形を図４に示す。

【００５４】ここで、回路各部の初期電位は、Ｖ１１＝
５［Ｖ］、Ｖ１２＝０［Ｖ］、Ｖ１３＝Ｖｂｉａｓ１、
ノードＡの電位＝Ｖｄｄとする。

【００５５】まず初期電位から、電圧入力Ｖ１１の電位
を５［Ｖ］から０［Ｖ］に変化させると、トランジスタ
Ｐ１２及びＰ１３がインバータ動作し、ダイオード接続
となるトランジスタＰ１１と同Ｐ１４には貫通電流が一
瞬だけ流れ、ノードＡの電圧が下がり、ノードＡは初期
化される。すると、ノードＡに接続された容量Ｃａに
は、トランジスタＰ１１と同Ｐ１４で構成されるダイオ
ード接続で流れる電流により電荷が充電され、ノードＡ
の電位が上昇する。この時、容量Ｃｖｔｈにもトランジ
スタＰ１４を通じて電荷が充電される。ノードＡの電位
は、ダイオード接続されたトランジスタＰ１１から電流
が流れなくなるまで上昇し、最終的なノードＡの電位
は、およそトランジスタＰ１１のしきい値電圧Ｖｔｈ
（Ｐ１１）分低い電圧となる。この時、容量Ｃｖｔｈに
充電される電荷はＣｖｔｈ（Ｖｔｈ（Ｐ１１）−Ｖｂｉ
ａｓ１）となる。

【００５６】ここで、電圧入力Ｖ１２の電圧を０［Ｖ］
から５［Ｖ］に変化させて、トランジスタＰ１４をオフ
する。そして、トランジスタＰ１４がオフした後に、電
圧入力Ｖ１３の電位をＶｂｉａｓ１からＶｂｉａｓ２に
変化させることで、定電流回路として流す電流量Ｉｄｄ
の制御を行う。この時の電流量は、 Ｉｄｄ＝０．５×β［（Ｖｔｈ（Ｐ１１）−Ｖｂｉａｓ
１）＋Ｖｂｉａｓ２−Ｖｔｈ（Ｐ１１）］^２ であるから、トランジスタＰ１１のしきい値電圧がキャ
ンセルされ、 Ｉｄｄ＝０．５×β（Ｖｂｉａｓ２−Ｖｂｉａｓ１）^２ の電流が流れることになる。

【００５７】すなわち、図３に示すような回路構成とす
ることにより、電流源のトランジスタＰ１１のしきい値
電圧の偏差を補償することができるため、出力バラツキ
の少ない安定した電流出力を得ることができる。したが
って、この実施形態２の定電流回路２０と実施形態１の
差動増幅回路１０を組み合わせた場合は、図１に示した
差動増幅回路自体の動作のばらつきをさらに少なくする
ことができ、回路をより正常に動作させることが可能と
なる。また、この実施形態２の定電流回路２０を従来例
の差動増幅回路に適用することも可能であり、その場合
も、動作のばらつきを従来例に比べて少なくすることが
できる。

【００５８】図８は、上記定電流回路２０に誤差補正手
段を付加した場合の実施例を示す回路構成図である。誤
差補正手段として新たに付加したトランジスタＰ１５の
動作は、図７で述べたトランジスタＰ１０と同じであ
り、トランジスタＰ１４のチャネル電荷による誤差を相
殺し、Ｃｖｔｈの保持電位を高精度化する働きを有す
る。

【００５９】なお、この実施形態の定電流回路２０で得
られる電流量は、素子性能値の指標βで決まる。この実
施形態における主たる目的は、しきい値電圧の偏差をキ
ャンセルする機能を回路に付加することにあり、上記Ｉ
ｄｄの式から明らかなように、しきい値電圧をキャンセ
ルする目的は達成されている。そして、指標βについて
も、回路性能向上を図る上で検討が必要となる。

【００６０】指標βは、具体的にはトランジスタ素子の
ゲート絶縁膜厚、ゲート絶縁膜誘電率、活性層の電気特
性、ゲート絶縁膜との界面特性等の物理的な特性が影響
している。特に、ｐ−ｓｉトランジスタでは、活性層に
多結晶シリコン薄膜を使用しているために、その膜の製
法により指標βは大きく異なることになる。多くの場
合、このβ値は実効移動度として示され、そのばらつき
の多くは前述した活性層を形成する多結晶シリコン膜の
不均一性が原因で発生していると考えられている。特に
Ｎｃｈトランジスタについては、高い電界効果移動度が
得られるが、その反面ばらつきが大きい。一方、Ｐｃｈ
トランジスタについては、キャリアであるホールの粒子
散乱のために、移動度はＮｃｈトランジスタほどは高く
ならないが、その反面、ばらつきはＮｃｈトランジスタ
の２／３〜１／４程度と優れている。以上の事実から、
図３において電流源となるトランジスタＰ１１は、Ｐｃ
ｈトランジスタで構成することが望ましいことになる。

【００６１】［実施形態３］次に、前述の実施形態１で
説明した差動増幅回路、並びに実施形態２で説明した定
電流回路を備えた差動増幅回路を用いて、表示装置の駆
動回路の一部を構成した場合の実施形態について説明す
る。

【００６２】図５（Ａ）は、実施形態３に係わる液晶表
示装置の構成を示した回路図である。アレイ基板１０１
上には、表示画素部１０２と、この表示画素部１０２を
駆動する走査線駆動回路（Ｙドライバ）１０３及び信号
線駆動回路（Ｘドライバ）１０４が形成されている。

【００６３】表示画素部１０２には、電極配線としての
信号線Ｘ１，Ｘ２，…と、同じく電極配線としての走査
線Ｙ１，Ｙ２，…が互いに直交するように配置されてお
り、これら両線の各交点には表示画素１０５が構成され
ている。各表示画素１０５は、画素電極１０６、対向電
極１０７及びこれら電極間に保持される光変調層として
の液晶層１０８から構成されている。そして、各画素電
極１０６への映像信号の書き込みは、スイッチ素子とし
てのＴＦＴ（薄膜トランジスタ）１０９により制御され
ている。各ＴＦＴ１０９のゲートは行毎に共通に走査線
Ｙ１，Ｙ２，…に接続され、ドレインは列毎に信号線Ｘ
１，Ｘ２，…に接続されている。ソースは画素電極１０
６に接続されている。画素電極１０６と相対配置される
対向電極１０７は、図示しない対向基板側に形成される
電極であり、ここでは説明の都合上、図５（Ａ）に示し
ている。なお、図５（Ａ）では、補助容量及び補助容量
線等の図示を省略している。

【００６４】走査線駆動回路１０３は、図示しないシフ
トレジスタ、レベルシフタ及びバッファを含む回路で構
成され、図示しないコントロールＩＣから供給されるＹ
ドライバ制御信号に基づいて、走査線Ｙ１，Ｙ２，…に
行選択信号を出力する。

【００６５】信号線駆動回路１０４は、シフトレジスタ
１１０、図示しないデータバス、及びデータラッチ・Ｄ
／Ａ変換回路１１１等により構成され、図示しないコン
トロールＩＣからデジタルの映像信号と共に供給される
Ｘドライバ制御信号に基づいて、前記映像信号を信号線
Ｘ１，Ｘ２，…に出力する。

【００６６】図５（Ｂ）は、データラッチ・Ｄ／Ａ変換
回路１１１の構成を示す回路図である。信号線駆動回路
１０４に含まれるシフトレジスタ１１０には、前記Ｘド
ライバ制御信号に含まれるＣＬＫ制御データが供給さ
れ、このクロックのタイミングでシフトされたパルスが
映像信号の転送パルスとしてデータラッチ・Ｄ／Ａ変換
回路１１１に出力される。データラッチ回路・Ｄ／Ａ変
換回路１１１は、デジタルデータラッチ回路１１２、Ｄ
／Ａ変換回路１１３及び増幅回路１１４で構成されてい
る。シフトレジスタ１１０から出力され、デジタルデー
タラッチ回路１１２に一時的に保持されたデジタルの映
像信号は、Ｄ／Ａ変換回路１１３によりアナログの映像
信号に変換され、さらに増幅回路１１４で増幅された後
に、信号線Ｘ１，Ｘ２，…に出力される。

【００６７】上記のように構成された液晶表示装置の増
幅回路１１４に、前述の実施形態１で説明した差動増幅
回路、又は実施形態２で説明した定電流回路を備えた差
動増幅回路を適用した場合は、トランジスタのしきい値
電圧の偏差の影響を受けることがなく、映像信号のばら
つきをなくすことができるため、表示ムラのない良好な
表示品位が得られることになる。

【００６８】上記実施形態３において、増幅回路１１４
を除く他の回路は、必ずしもアレイ基板１０１上に形成
する必要はなく、図示しない外部駆動回路上に形成され
ていてもよい。

【００６９】前述の各実施形態で説明した差動増幅回路
を適用した表示装置においては、オフセット電圧のキャ
ンセル動作を所定周期毎に実行することが望ましい。具
体的には、一垂直走査期間毎、一水平走査期間毎、又は
ｎ（ｎ≧２）回の水平走査期間毎にキャンセル動作を実
行する。

【００７０】また、実施形態３では光変調層として液晶
層を用いた液晶表示装置の例を示したが、この他にも、
ＥＬ等を用いた表示装置に適用可能であり、更には、ア
ナログの映像信号を使用する表示装置一般に適用可能で
ある。

【００７１】

【発明の効果】以上説明したように、本発明の差動増幅
回路によれば、トランジスタのしきい値電圧の偏差の大
きさに係わらずオフセット電圧を十分に補償することが
できるため、特に低温ポリシリコンプロセスで製造され
るトランジスタにおいて、そのしきい値電圧の偏差が大
きい場合でも、出力ばらつきを少なくして、回路を正常
に動作させることができる。したがって、しきい値電圧
の偏差が大きなトランジスタにより差動増幅回路或いは
差動増幅回路を初段回路とする演算増幅器を構成した場
合でも、従来例の外部回路よりも少ない構成部品でオフ
セット電圧の補償を行うことができる。

【００７２】また、本発明の定電流回路によれば、電流
源のトランジスタのしきい値電圧の偏差を補償すること
ができるため、出力ばらつきの少ない安定した電流出力
を得ることができる。したがって、この定電流回路と上
記差動増幅回路とを組み合わせた場合には、差動増幅回
路自体の出力ばらつきをさらに少なくして、回路をより
正常に動作させることが可能となる。

【００７３】また、上記差動増幅回路を表示装置にアナ
ログの映像信号を供給する回路の一部に適用した場合に
は、トランジスタのしきい値電圧の偏差による映像信号
のばらつきをなくすことができるため、表示ムラのない
良好な表示品位を得ることができる。

【図面の簡単な説明】

【図１】実施形態１に係わる差動増幅回路の回路構成
図。

【図２】図１に示す制御信号Φ、／Φの駆動波形図。

【図３】実施形態２に係わる定電流回路の回路構成図。

【図４】図３に示す電流出力Ｉｄｄの電圧値Ｖ（Ａ）の
駆動波形図

【図５】実施形態３に係わる液晶表示装置の構成を示し
た回路図。

【図６】従来の差動増幅回路の回路構成図。

【図７】図１の差動増幅回路に誤差補正手段を付加した
場合の実施例を示す回路構成図。

【図８】図３の定電流回路に誤差補正手段を付加した場
合の実施例を示す回路構成図。

【符号の説明】

１１，２１…入力変換部、１２…定電流回路、１３，２
２…出力演算部、 ２３…電位付加部、２４…初期化
部、１０１…アレイ基板、１０３…走査線駆動回路、１
０４…信号線駆動回路、１０５…表示画素、１１１…デ
ータラッチ・Ｄ／Ａ変換回路、１１２…デジタルデータ
ラッチ回路、１１３…Ｄ／Ａ変換回路、１１４…増幅回
路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 伊藤 類 神奈川県横浜市神奈川区六角橋三丁目27番 １号 神奈川大学内 (72)発明者 鹿山 正規 神奈川県横浜市神奈川区六角橋三丁目27番 １号 神奈川大学内 (72)発明者 ▲もたい▼友信 埼玉県深谷市幡羅町一丁目９番地２号 株 式会社東芝深谷工場内 (72)発明者 苅部 正男 埼玉県深谷市幡羅町一丁目９番地２号 株 式会社東芝深谷工場内 Ｆターム(参考） 5C006 AA11 AC11 AF42 AF43 BB15 BC03 BC11 BF25 FA22 5C080 AA10 BB05 DD05 EE29 FF11 JJ02 JJ03 JJ04 5J066 AA03 AA12 CA14 HA01 HA29 KA02 TA01 TA02

Claims (25)

【特許請求の範囲】
1. 【請求項１】 第１の電圧入力、第２の電圧入力を第１
   の電流出力、第２の電流出力に変換する入力変換手段
   と、前記第１の電流出力に対応する第３の電流出力と前
   記第２の電流出力との間で演算を行い、前記第１の電圧
   入力と前記第２の電圧入力の差に応じた第５の電流出力
   を得る出力演算手段とから構成される差動増幅回路にお
   いて、 前記第１の電圧入力、第２の電圧入力を等電位とする等
   電位手段と、 前記第１の電圧入力と第２の電圧入力とが等電位となっ
   た際に、前記第３の電流出力を検出する手段と、 前記第３の電流出力と前記第２の電流出力との間で演算
   を行ったときの電位を保持する電位保持手段と、 を備え、前記電位保持手段に保持された電位に基づい
   て、前記出力演算手段における演算の偏差を補償するこ
   とを特徴とする差動増幅回路。
2. 【請求項２】 前記入力変換手段において、前記第１の
   電圧入力は第１のトランジスタを介して入力され、前記
   第２の電圧入力は第２のトランジスタを介して入力され
   ることを特徴とする請求項１に記載の差動増幅回路。
3. 【請求項３】 前記出力演算手段は、前記第１の電流出
   力を検知する第１の検知手段と、前記電位保持手段と、
   前記第２の電流出力を検知する第２の検知手段とから構
   成されることを特徴とする請求項１に記載の差動増幅回
   路。
4. 【請求項４】 前記第２の検知手段は、誤差補正手段を
   有することを特徴とする請求項３に記載の差動増幅回
   路。
5. 【請求項５】 前記第１の検知手段は、前記第１の電流
   出力により端子電圧が制御される第３のトランジスタか
   らなり、前記第１の電流出力を検知する構成であること
   を特徴とする請求項３に記載の差動増幅回路。
6. 【請求項６】 前記第２の検知手段は、前記第２の電流
   出力により端子電圧が制御される第４のトランジスタか
   らなり、前記第２の電流出力の端子電圧を検知する構成
   であることを特徴とする請求項３に記載の差動増幅回
   路。
7. 【請求項７】 前記等電位手段は、前記第１のトランジ
   スタを前記第２のトランジスタと共に制御するための第
   １のスイッチ手段と、前記第１のスイッチ手段及び第２
   のスイッチ手段と連動して前記第１のトランジスタを制
   御する第３のスイッチ手段とから構成されることを特徴
   とする請求項１に記載の差動増幅回路。
8. 【請求項８】 前記第３の電流出力を検知する手段は、
   前記第４のトランジスタと前記電位保持手段との間に接
   続された第２のスイッチ手段から構成されることを特徴
   とする請求項１に記載の差動増幅回路。
9. 【請求項９】 前記誤差補正手段は、前記第４のトラン
   ジスタと前記電位保持手段に接続された第３のスイッチ
   手段から構成されることを特徴とする請求項４に記載の
   差動増幅回路。
10. 【請求項１０】 前記電位保持手段は、容量キャパシタ
    であることを特徴とする請求項１に記載の差動増幅回
    路。
11. 【請求項１１】 第１の電圧入力を第１の電流出力に変
    換する入力変換手段を有する定電流回路において、 前記入力変換手段に供給する前記第１の電圧入力の電位
    を得る出力演算手段と、 前記出力演算手段で得た電位と所定のバイアス電位を付
    加する電位付加手段による電位との差電位を保持する第
    １の電位保持手段と、 前記入力変換手段の電流出力部の電位を初期化するため
    の初期化手段と、 を備え、前記第１の電位保持手段に保持された電位に基
    づいて、前記第１の電圧入力の電位を補償することを特
    徴とする定電流回路。
12. 【請求項１２】 前記入力変換手段において、前記第１
    の電圧入力は第１のトランジスタに入力され、 前記出力演算手段は、前記第１の電流出力を検知する第
    １の検知手段により構成されることを特徴とする請求項
    １１に記載の定電流回路。
13. 【請求項１３】 前記第１の検知手段は、第１のトラン
    ジスタとスイッチとからなり、前記第１のトランジスタ
    の端子電圧を前記スイッチにより検知する構成であるこ
    とを特徴とする請求項１２に記載の定電流回路。
14. 【請求項１４】 前記第１の検知手段は、誤差補正手段
    を有することを特徴とする請求項１２に記載の定電流回
    路。
15. 【請求項１５】 前記入力変換手段で変換される前記第
    １の電流出力の電流値は、前記電位付加手段で付加され
    るバイアス電位により制御されることを特徴とする請求
    項１１に記載の定電流回路。
16. 【請求項１６】 前記入力変換手段の電流出力部に、前
    記電流出力部の電位を保持する第２の電位保持手段を接
    続したことを特徴とする請求項１１に記載の定電流回
    路。
17. 【請求項１７】 前記第１の電位保持手段及び前記第２
    の電位保持手段は、容量キャパシタであることを特徴と
    する請求項１１又は１６に記載の定電流回路。
18. 【請求項１８】 前記初期化手段は、前記電流出力部に
    接続されたＣＭＯＳインバータ回路により構成されるこ
    とを特徴とする請求項１１に記載の定電流回路。
19. 【請求項１９】 前記電流出力部の電位は、前記ＣＭＯ
    Ｓインバータ回路を流れる貫通電流により初期化される
    ことを特徴とする請求項１８に記載の定電流回路。
20. 【請求項２０】 第１の電圧入力、第２の電圧入力を第
    １の電流出力、第２の電流出力に変換する入力変換手段
    と、前記第１の電流出力に対応する第３の電流出力と前
    記第２の電流出力との間で演算を行い、前記第１の電圧
    入力と前記第２の電圧入力の差に応じた第５の電流出力
    を得る出力演算手段とを備えた差動増幅回路において、 前記入力変換手段の前段に、請求項１１の定電流回路を
    備えたことを特徴とする差動増幅回路。
21. 【請求項２１】 第１の電圧入力、第２の電圧入力を第
    １の電流出力、第２の電流出力に変換する入力変換手段
    と、前記第１の電流出力に対応する第３の電流出力と前
    記第２の電流出力との間で演算を行い、前記第１の電圧
    入力と前記第２の電圧入力の差に応じた出力電圧を得る
    出力演算手段と、前記第１の電圧入力、第２の電圧入力
    を等電位とする等電位手段と、前記第１の電圧入力と第
    ２の電圧入力とが等電位となった際に、前記第３の電流
    出力を検出する第１の検出手段と、前記第３の電流出力
    と前記第２の電流出力との間で演算を行ったときの電位
    を保持する電位保持手段とを備え、 前記入力変換手段の前段に、請求項１１の定電流回路を
    備えたことを特徴とする差動増幅回路。
22. 【請求項２２】 複数の画素電極、これら画素電極のそ
    れぞれに電極配線を介して接続されたスイッチ素子、及
    び前記スイッチ素子を駆動して前記画素電極に映像信号
    を書き込む駆動回路が形成された第１の電極基板と、前
    記複数の画素電極に相対する対向電極が形成された第２
    の電極基板と、これら電極基板間に保持された光変調層
    とを備えた表示装置において、 前記駆動回路には、請求項１１の定電流回路で構成され
    る回路が含まれることを特徴とする表示装置。
23. 【請求項２３】 複数の画素電極、これら画素電極のそ
    れぞれに電極配線を介して接続されたスイッチ素子、及
    び前記スイッチ素子を駆動して前記画素電極に映像信号
    を書き込む駆動回路が形成された第１の電極基板と、前
    記複数の画素電極に相対する対向電極が形成された第２
    の電極基板と、これら電極基板間に保持された光変調層
    とを備えた表示装置において、 前記駆動回路には、請求項１、２０又は２１の差動増幅
    回路で構成される回路が含まれることを特徴とする表示
    装置。
24. 【請求項２４】 前記定電流回路における前記第１の電
    圧入力の電位を補償する動作を、一垂直走査期間毎、一
    水平走査期間毎、又はｎ（ｎ≧２）回の水平走査期間毎
    に実行することを特徴とする請求項２２に記載の表示装
    置。
25. 【請求項２５】 前記差動増幅回路の前記出力演算手段
    における演算の偏差を補償する動作を、一垂直走査期間
    毎、一水平走査期間毎、又はｎ（ｎ≧２）回の水平走査
    期間毎に実行することを特徴とする請求項２２に記載の
    表示装置。