JP2003289545A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】演算器とメモリとの間のデータのやり取りを効
率よく行い得るようにする。 【解決手段】記憶領域１２６_-1のカラム方向に延びる各
行のｎ個のメモリセル１３０は、夫々１つの記憶部を構
成する。メモリ領域１２６_-1のロウ方向に並ぶ各列のメ
モリセル１３０に夫々対応して、センスアンプＳＡ₀〜
ＳＡ_n-1を配している。加算器１２５_-1はｎビットのそ
れぞれのビットの加算を行うためのｎ個の加算部１４０
₀〜１４０_n-1からなり、これらｎ個の加算部１４０₀〜
１４０_n-1はメモリ領域１２６_-1のカラムのピッチに揃
えて配されている。加算部１４０₀〜１４０_n-1に所定の
記憶部のｎビットのメモリセル１３０の記憶データをセ
ンスアンプＳＡ₀〜ＳＡ_n-1を介して供給し、これに入力
データＤ₀〜Ｄ₇を足し込むことができる。また、足し込
みデータをビット線を通じて上述の所定の記憶部のｎビ
ットのメモリセル１３０に書き戻すことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、例えば動きベク
トル検出装置における差分絶対値の足し込み演算の処理
部に適用して好適な半導体装置に関する。詳しくは、演
算器およびメモリが一体化され、演算器を構成する複数
の演算部はそれぞれメモリのカラムのピッチに揃えて配
されることによって、演算器とメモリとの間のデータの
やり取りを効率よく行うことができるようにした半導体
装置に係るものである。

【０００２】

【従来の技術】画像処理においては、動きベクトル検出
は重要な要素の一つであり、その代表的な方法としてブ
ロックマッチング法がある。これは、あるフレームの一
部を構成するある画素ブロック（参照ブロック）につい
て、時間の異なるフレームにおける様々な位置での同一
形状画素ブロック（候補ブロック）との相関を評価し、
その中で相関が最も高い候補ブロックとの間の相対的な
位置ずれを、その参照ブロックにおける動きベクトルと
みなすものである。

【０００３】ここで、候補ブロックを想定する領域が探
索範囲である。相関の評価には、参照ブロックと候補ブ
ロックとの対応する各画素間の画素データの差分絶対値
のブロック内各画素についての総和、すなわち差分絶対
値和が用いられることが多い。１個の参照ブロックにつ
き探索範囲内の画素数分の差分絶対値和（相関値）が得
られるが、これが相関値テーブルである。この相関値テ
ーブルの中で最も差分絶対値和の小さい、すなわち相関
の高いところが、画素を単位とした動きベクトルと見な
される。また実際には、この処理は演算負荷の非常に重
いものであり、ブロックの形状や大きさ、あるいは演算
に使用する画素位置などについて、様々な工夫が行われ
ている。

【０００４】

【発明が解決しようとする課題】従来のブロックマッチ
ングには、差分絶対値演算器と記憶素子としての複数の
レジスタとを組み合わせた、あるいはさらに加算器をも
組み合わせたＰＥ(Processing Element)が多く用いられ
ている。アレイ配置したＰＥ間に並列かつパイプライン
的にデータを流すことで、複数の差分絶対値和を並列に
演算し、または差分絶対値を得た後に加算器によって総
和をし、差分絶対値和(相関値）の集まり、すなわち相
関値テーブルを生成するのである。

【０００５】この場合、記憶素子としてレジスタを用い
るためにその構成素子数が多く占有面積が広くなり、さ
らに各ＰＥに複数個（例えば２〜３個）のレジスタがあ
るのでＰＥ全体としても占有面積が広くなる。そのた
め、半導体チップが大型化するといった問題点があっ
た。

【０００６】この問題点を解決するために、記憶素子と
して、レジスタよりも小型、高密度な半導体メモリを用
いることが考えられる。その場合、加算器と半導体メモ
リとの間でデータのやり取りをして、差分絶対値の足し
込み演算を行って、最終的に相関値（差分絶対値和）を
得ることになる。

【０００７】そこで、この発明では、複数の演算部とメ
モリとの間のデータのやり取りを効率よく行い得る半導
体装置を提供することを目的とする。

【０００８】

【課題を解決するための手段】この発明に係る半導体装
置は、演算器およびメモリが一体化されてなり、演算器
を構成するビット単位の複数の演算部はそれぞれメモリ
のカラムのピッチに揃えて配されているものである。

【０００９】この発明においては、演算器とメモリとが
一体化されている。そして、演算器を構成するビット単
位の複数の演算部が、それぞれメモリのカラムのピッチ
に揃えて配されている。例えば、演算器は加算器であ
り、入力データとメモリの記憶データとを複数の演算部
で加算し、この加算データをメモリに記憶データとして
記憶するものである。

【００１０】このように、演算器およびメモリが一体化
され、演算器を構成するビット単位の複数の演算部がメ
モリのカラムのピッチに揃えて配されるものであり、演
算器からメモリへの演算データの供給および半導体メモ
リから演算器への記憶データの供給が効率的に行われ
る。

【００１１】なお、メモリが、上述の複数の演算部に関
連して設けられた書き込みおよび読み出し用の第１のポ
ートと読み出し専用の第２のポートとを有することで、
メモリの記憶データの読み出しを、演算器による演算と
は別途独立して行うことができる。

【００１２】また、メモリをクリアまたはプリセットす
るためのデータを生成し、このデータによってメモリを
クリアまたはプリセットすることで、外部からクリアま
たはプリセットするためのデータを入力することなく、
メモリを容易にクリアまたはプリセットすることができ
る。

【００１３】また、演算器を構成する複数の演算部によ
る演算結果がオーバフローとなる場合、複数の演算部に
対応したメモリの所定領域に最大値をセットすること
で、この半導体メモリの所定領域に演算結果として誤っ
た小さな値が記憶されることを防止できる。

【００１４】

【発明の実施の形態】以下、図面を参照しながら、この
発明の実施の形態について説明する。図１は、実施の形
態としての動き補償予測符号化装置１００の構成を示し
ている。この符号化装置１００は、画像データ（動画像
を構成するフレームデータ）Ｄｉを入力する入力端子１
０１と、この入力端子１０１に供給される画像データＤ
ｉと後述する動き補償回路１１０から供給される予測画
像データとの差分を演算する減算器１０２と、この減算
器１０２で得られる差分データに対してＤＣＴ（離散コ
サイン変換）を行うＤＣＴ回路１０３と、このＤＣＴ回
路１０３で得られるＤＣＴ係数に対して量子化を行う量
子化回路１０４と、この量子化回路１０４で得られた符
号化データＤｏを出力する出力端子１０５とを有してい
る。

【００１５】また、符号化装置１００は、量子化回路１
０４で得られた符号化データＤｏに対して逆量子化を行
う逆量子化回路１０６と、この逆量子化回路１０６の出
力データに対して逆ＤＣＴを行って差分データを得る逆
ＤＣＴ回路１０７と、この逆ＤＣＴ回路１０７で得られ
る差分データと動き補償回路１１０で得られる予測画像
データとを加算して元の画像データを復元する加算器１
０８と、この加算器１０８で復元された画像データを記
憶するフレームメモリ１０９とを有している。

【００１６】また、符号化装置１００は、フレームメモ
リ１０９に記憶された画像データを読み込み、後述する
動きベクトル検出回路１１１からの動きベクトルＭＶに
基づいて動き補償をした後、上述したように減算器１０
２および加算器１０８に予測画像データとして供給する
動き補償回路１１０と、入力端子１０１に供給される画
像データＤｉの動きベクトルＭＶを検出して動き補償回
路１１０に供給する動きベクトル検出回路１１１とを有
している。

【００１７】図１に示す動き補償予測符号化装置１００
の動作を説明する。入力端子１０１に入力される画像デ
ータＤｉは、減算器１０２および動きベクトル検出回路
１１１に供給される。減算器１０２では、この画像デー
タＤｉと動き補償回路１１０から供給される予測画像デ
ータとの差分が演算される。

【００１８】減算器１０２で得られる差分データはＤＣ
Ｔ回路１０３に供給されて離散コサイン変換される。こ
のＤＣＴ回路１０３で得られるＤＣＴ係数は量子化回路
１０４に供給されて量子化される。そして、この量子化
回路１０４で得られた符号化データＤｏが出力端子１０
５に出力される。

【００１９】また、量子化回路１０４で得られた符号化
データＤｏが逆量子化回路１０６に供給されて逆量子化
され、さらにこの逆量子化回路１０６の出力データが逆
ＤＣＴ回路１０７に供給されて逆ＤＣＴされ、差分デー
タが復元される。この差分データと動き補償回路１１０
からの予測データとが加算器１０８で加算されて元の画
像データが復元され、この復元された画像データがフレ
ームメモリ１０９に記憶される。

【００２０】動き補償回路１１０では、あるフレームに
おいては、その前のフレームにフレームメモリ１０９に
記憶された画像データの読み込みが行われて、動きベク
トル検出回路１１１からの動きベクトルＭＶに基づいて
動き補償されて、予測画像データが得られる。この予測
画像データは、上述したように、差分データを得るため
に減算器１０２に供給されると共に、画像データを復元
するために加算器１０８に供給される。

【００２１】次に、動きベクトル検出回路１１１の詳細
を説明する。この動きベクトル検出回路１１１では、ブ
ロックマッチング法により動きベクトルが検出される。
これは、図２に示すように、探索フレームの候補ブロッ
クを所定の探索範囲内で移動し、参照フレームの参照ブ
ロックと最も合致している候補ブロックを検出すること
により、動きベクトルを求めるものである。

【００２２】ブロックマッチング法では、図３Ａに示す
ように、１枚の画像、例えば水平Ｈ画素、垂直Ｖライン
の１フレームの画像が図４Ｂに示すように、Ｐ画素×Ｑ
ラインのブロックに細分化される。図３Ｂの例では、Ｐ
＝５、Ｑ＝５の例である。ｃがブロックの中心画素位置
である。

【００２３】図４Ａ〜Ｃは、ｃを中心画素とする参照ブ
ロックとｃ´を中心とする候補ブロックの位置関係を示
している。ｃを中心画素とする参照ブロックは、参照フ
レームの注目しているある参照ブロックであり、それと
一致する探索フレームの候補ブロックが探索フレームに
おいてｃ´を中心とするブロックの位置にあるものとし
ている。ブロックマッチング法では、探索範囲内におい
て、参照ブロックと最も合致する候補ブロックを見出す
ことによって、動きベクトルを検出する。

【００２４】図４Ａの場合では、水平方向に＋１画素、
垂直方向に＋１ライン、すなわち、（＋１，＋１）の動
きベクトルが検出される。図４Ｂでは、（＋３，＋３）
の動きベクトルＭＶが検出され、図４Ｃでは、（＋２，
−１）の動きベクトルが検出される。動きベクトルは、
参照フレームの参照ブロック毎に求められる。

【００２５】動きベクトルを探索する範囲を水平方向で
±Ｓ画素、垂直方向で±Ｔラインとすると、参照ブロッ
クは、その中心ｃに対して、水平に±Ｓ、垂直に±Ｔず
れたところに中心ｃ´を有する候補ブロックと比較され
る必要がある。

【００２６】図５は、参照フレームのある参照ブロック
の中心ｃの位置をＲとする時に、比較すべき探索フレー
ムの（２Ｓ＋１）×（２Ｔ＋１）個の候補ブロックとの
比較が必要なことを示している。すなわち、この図５の
ます目の位置にｃ´が存在する候補ブロックの全てが比
較対象である。図５は、Ｓ＝４，Ｔ＝３とした例であ
る。

【００２７】探索範囲内の比較で得られた評価値（すな
わち、フレーム差の絶対値和、このフレーム差の二乗
和、あるいはフレーム差の絶対値のｎ乗和等）の中で、
最小値を検出することによって、動きベクトルが検出さ
れる。図５の探索範囲は、候補ブロックの中心が位置す
る領域であり、候補ブロックの全体が含まれる探索範囲
の大きさは、（２Ｓ＋Ｐ）×（２Ｔ＋Ｑ）となる。

【００２８】図６は、動きベクトル検出回路１１１の構
成を示している。この動きベクトル検出回路１１１は、
回路全体の動作を制御するシステムコントローラ１２１
と、参照フレームの画像データＤｉが入力される入力端
子１２２と、この画像データＤｉを探索フレームの画像
データとして蓄積する探索フレームメモリ１２３とを有
している。フレームメモリ１２３の書き込み、読み出し
等の動作は、システムコントローラ１２１によって制御
される。

【００２９】また、動きベクトル検出回路１１１は、複
数の差分絶対値演算器１２４_-1〜１２４_-Nを有してい
る。ここで、Ｎは、ある参照ブロック内の１個の画素デ
ータに対する探索範囲に存在する複数の画素データの個
数である。換言すれば、Ｎは、ある参照ブロックに対す
る探索範囲に存在する複数の候補ブロックの個数であ
る。複数の演算器１２４_-1〜１２４_-Nは、入力端子１２
２に入力される画像データＤｉを構成する画素データ
を、参照ブロックの画素データＤｒとして共通に入力す
ると共に、また当該画素データＤｒに対する探索範囲に
存在する、複数の候補ブロックの画素データＤｃ_-1〜Ｄ
ｃ_-Nをそれぞれ入力し、参照ブロックの画素データと候
補ブロックの画素データとの差分絶対値を演算するもの
である。

【００３０】この場合、演算器１２４_-1〜１２４_-Nにお
いては、図７に示すように、１個の参照画素とＮ個の探
索範囲画素との１対Ｎのマッチング演算が行われる。こ
こで、参照ブロック内における参照画素の位置に応じ
て、この参照画素に対する探索範囲画素の位置が変化す
る。例えば、ハッチングして示した位置は、参照ブロッ
クの左上の１個の画素に対するＮ個の探索範囲画素の位
置を示している。

【００３１】また、動きベクトル検出回路１１１は、複
数の加算器１２５_-1〜１２５_-Nと、複数の記憶領域１２
６_-1〜１２６_-Nを有する相関値テーブル生成用の半導体
メモリ１２６とを有している。複数の加算器１２５_-1〜
１２５_-Nは、複数の演算器１２４_-1〜１２４_-Nで演算さ
れて得られた差分絶対値をそれぞれ入力すると共に、半
導体メモリ１２６の複数の記憶領域１２６_-1〜１２６_-N
に記憶されていた記憶データのそれぞれを入力し、差分
絶対値を記憶データに足し込むものである。

【００３２】このように、複数の加算器１２５_-1〜１２
５_-Nで得られた足し込みデータのそれぞれは、半導体メ
モリ１２６の複数の記憶領域１２６_-1〜１２６_-Nに記憶
データとして書き戻される。半導体メモリ１２６の書き
込み、読み出しの動作は、システムコントローラ１２１
によって制御される。

【００３３】システムコントローラ１２１は、参照フレ
ームの各参照ブロックについて、複数の差分絶対値演算
器１２４-1〜１２４-Nにおける差分絶対値の演算、複数
の加算器１２５_-1〜１２５_-Nにおける足し込みの演算、
半導体メモリ１２６の複数の記憶領域１２６_-1〜１２６
_-Nへの足し込みデータの書き戻しを、ブロック内画素分
だけ行い、半導体メモリ１２６の複数の記憶領域１２６
_-1〜１２６_-Nに、各参照ブロックに対する探索範囲に存
在する複数の候補ブロックのそれぞれに対応した相関値
が得られるように制御する。

【００３４】なお、入力端子１２２に入力される画像デ
ータＤｉは各ラインの画素データが連続したものとなっ
ている。そのため、演算器１２４_-1〜１２４_-Nに入力さ
れる参照ブロックの画素データＤｒは、参照ブロック毎
に連続したものではなく、複数の参照ブロックの画素デ
ータが所定数ずつ連続したものとなっている。例えば、
参照ブロックが、図３Ｂに示すようにＰ画素×Ｑライン
で構成される場合には、あるラインの画素データは、Ｐ
画素毎に異なった参照ブロックを構成している。また、
ある参照ブロックに着目すると、当該参照ブロックの画
素データは、Ｑラインの画素データが入力されてはじめ
て、全て入力されることとなる。

【００３５】このように、演算器１２４_-1〜１２４_-Nに
入力される参照ブロックの画素データＤｒは複数の参照
ブロックの画素データが所定数ずつ連続したものとなっ
ていることから、上述した複数の差分絶対値演算器１２
４_-1〜１２４_-Nにおける差分絶対値の演算、複数の加算
器１２５_-1〜１２５_-Nにおける足し込みの演算、半導体
メモリ１２６の複数の記憶領域１２６_-1〜１２６_-Nへの
足し込みデータの書き戻しは、複数の参照ブロックに対
応して、時分割的に行われる。そして、Ｑラインの画素
データの入力毎に、新たな複数の参照ブロックの処理に
移っていく。

【００３６】また、動きベクトル検出回路１１１は、参
照ブロック毎に、半導体メモリ１２６の複数の記憶領域
１２６_-1〜１２６_-Nに得られた、参照ブロックに対する
探索範囲に存在する複数の候補ブロックのそれぞれに対
応した相関値（差分絶対値和）に基づいて、参照ブロッ
クに対応した動きベクトルＭＶを検出する相関値テーブ
ル評価器１２７と、この評価器１２７で検出された動き
ベクトルＭＶを出力する出力端子１２８とを有してい
る。評価器１２７では、最小の相関値を発生する候補ブ
ロックの位置を、動きベクトルＭＶとして検出する。

【００３７】図６に示す動きベクトル検出回路１１１の
動作を説明する。入力端子１２２に入力される画像デー
タＤｉは、参照ブロックの画素データＤｒとして、複数
の差分絶対値演算器１２４_-1〜１２４_-Nに共通に入力さ
れる。また、入力端子１２２に入力される画像データＤ
ｉはフレームメモリ１２３に供給され、探索フレームの
画像データとして蓄積される。

【００３８】また、フレームメモリ１２３から当該参照
ブロックに対する探索範囲に存在する複数の候補ブロッ
クの画素データＤｃ_-1〜Ｄｃ_-Nが複数の差分絶対値演算
器１２４_-1〜１２４_-Nにそれぞれ入力される。この候補
ブロックの画素データＤｃ_-1〜Ｄｃ_-Nは、それぞれ参照
ブロックの画素データＤｒに対応した画素位置のものと
される。演算器１２４_-1〜１２４_-Nでは、画素データＤ
ｒと画素データＤｃ_-1〜Ｄｃ_-Nとの差分絶対値がそれぞ
れ演算される。

【００３９】また、複数の演算器１２４_-1〜１２４_-Nで
演算されて得られた差分絶対値はそれぞれ複数の加算器
１２５_-1〜１２５_-Nに入力される。また、この複数の加
算器１２５_-1〜１２５_-Nには、半導体メモリ１２６の複
数の記憶領域１２６_-1〜１２６_-Nに記憶されていた記憶
データがそれぞれ入力される。後述するように、複数の
記憶領域１２６_-1〜１２６_-Nのそれぞれは複数の参照ブ
ロック分の記憶部からなっている。上述したように複数
の加算器１２５_-1〜１２５_-Nに入力される記憶データ
は、画素データＤｒが含まれる参照ブロックに対応した
記憶部より読み出される。

【００４０】複数の加算器１２５_-1〜１２５_-Nでは、そ
れぞれ記憶データに差分絶対値が足し込まれる。そし
て、このように複数の加算器１２５_-1〜１２５_-Nで得ら
れた足し込みデータのそれぞれは、半導体メモリ１２６
の複数の記憶領域１２６_-1〜１２６_-Nに記憶データとし
て書き戻される。この場合、画素データＤｒが含まれる
参照ブロックに対応した記憶部に書き戻される。

【００４１】上述した複数の差分絶対値演算器１２４_-1
〜１２４_-Nにおける差分絶対値の演算、複数の加算器１
２５_-1〜１２５_-Nにおける足し込みの演算、半導体メモ
リ１２６の複数の記憶領域１２６_-1〜１２６_-Nへの足し
込みデータの書き戻しは、参照フレームの各参照ブロッ
クについて、ブロック内画素分だけ行われる。これによ
り、半導体メモリ１２６の複数の記憶領域１２６_-1〜１
２６_-Nに、各参照ブロックについて、参照ブロックに対
する探索範囲に存在する複数の候補ブロックのそれぞれ
に対応した相関値（差分絶対値和）が得られる。相関値
テーブル評価器１２７は、半導体メモリ１２６の複数の
記憶領域１２６_-1〜１２６_-Nに得られた、各参照ブロッ
クに対する探索範囲に存在する複数の候補ブロックのそ
れぞれに対応した相関値は、順次読み出されて相関値テ
ーブル評価器１２７に供給される。評価器１２７では、
各参照ブロックについて、最小の相関値を発生する候補
ブロックの位置が、動きベクトルＭＶとして検出され
る。このように、評価器１２７で検出された各参照ブロ
ックにおける動きベクトルＭＶは順次出力端子１２８に
出力される。

【００４２】なお、本実施の形態において、複数の加算
器１２５_-1〜１２５_-Nと半導体メモリ１２６は一体化さ
れており、複数の加算器１２５_-1〜１２５_-Nを構成する
それぞれのビット単位の複数の加算部は、半導体メモリ
１２６のカラムのピッチに揃えて配されている。

【００４３】図８は、加算器１２５_-1およびそれに対応
した半導体メモリ１２６の記憶領域１２６_-1の部分の詳
細構成を示したものである。なお、説明は省略するが、
加算器１２５_-2〜１２５_-Nおよびそれに対応した半導体
メモリ１２６の記憶領域１２６_-2〜１２６_-Nの部分につ
いても同様に構成されている。

【００４４】図８において、記憶領域１２６_-1には、カ
ラム方向にｎ個、ロウ方向にＸ＋１個のメモリセル(Mem
ory Cell)１３０がマトリックス状に配されている。こ
の場合、カラム方向に延びる各行のｎ個のメモリセル１
３０によって、それぞれ１参照ブロック分の記憶部が構
成されている。

【００４５】図９は、メモリセル１３０の構成例を示し
ている。このメモリセル１３０は、書き込みおよび読み
出し用の第１のポートと読み出し専用の第２のポートと
を有する２ポート構成のものである。

【００４６】負荷素子であるＰ型ＭＯＳトランジスタＱ
１とＮ型ＭＯＳトランジスタＱ３とが電源と接地との間
に直列に接続されてＣＭＯＳインバータ１１が形成され
ていると共に、負荷素子であるＰ型ＭＯＳトランジスタ
Ｑ２とＮ型ＭＯＳトランジスタＱ４とが電源と接地との
間に直列に接続されてＣＭＯＳインバータ１２が形成さ
れている。そして、これらＣＭＯＳインバータ１１，１
２の各出力、すなわち記憶ノードＮ１，Ｎ２の各電位が
互いに他のＣＭＯＳインバータ１２，１１の入力、すな
わちＮ型ＭＯＳトランジスタＱ４，Ｑ３の各ゲート入力
となっている。

【００４７】ＣＭＯＳインバータ１１の記憶ノードＮ１
は、ゲートが端子１３に接続されたアクセストランジス
タＱ５を介して端子１４に接続される。一方、ＣＭＯＳ
インバータ１２の記憶ノードＮ２は、ゲートが端子１３
に接続されたアクセストランジスタＱ６を介して端子１
５に接続される。端子１３にはワード線ＷＬが接続さ
れ、端子１４にはビット線ＢＬが接続され、端子１５に
はビット線/ＢＬ（/ＢＬはＢＬバーを表している）が接
続される。

【００４８】また、Ｎ型ＭＯＳトランジスタＱ７，Ｑ８
が直列に接続され、その一端は接地され、その他端は端
子１６に接続される。そして、トランジスタＱ７のゲー
トは記憶ノードＮ１に接続され、トランジスタＱ８のゲ
ートは端子１７に接続される。端子１６には読み出し専
用ビット線ＢＲＬが接続され、端子１７には読み出し専
用ワード線ＷＲＬが接続される。

【００４９】このようなメモリセル１３０において、一
対のＣＭＯＳインバータ１１，１２で構成されるメモリ
セル部に“１”または“０”のデータが記憶される。そ
して、このメモリセル部とビット線ＢＬ，/ＢＬとの間
で、アクセストランジスタＱ５，Ｑ６を介して、読み出
しおよび書き込みのデータ転送が行われる。また、メモ
リセル部と読み出し専用ビット線ＢＲＬとの間で、アク
セストランジスタＱ８を介して読み出しのデータ転送が
行われる。

【００５０】なお、図９に示すメモリセル１３０の構成
例は、ＳＲＡＭ(Static Random Access Memory)セルを
ベースとしたものであるが、他のメモリセル、例えばＤ
ＲＡＭ(Dynamic Random Access Memory)、ＦｅＲＡＭ(F
erro-electric Random Access Memory)、ＭＲＡＭ(Magn
etic Random Access Memory)等におけるメモリセルをベ
ースにして構成してもよい。

【００５１】図８に戻って、カラム方向に並ぶ各行のメ
モリセル１３０に沿って、ワード線ＷＬ₀〜ＷＬ_X、およ
び読み出し専用ワード線ＷＲＬ₀〜ＷＲＬ_Xが配されてい
る。上述したように、ワード線ＷＬ₀〜ＷＬ_Xはメモリセ
ル１３０の端子１３に接続され、読み出し専用ワード線
ＷＲＬ₀〜ＷＲＬ_Xはメモリセル１３０の端子１７に接続
される。

【００５２】また、ロウ方向に並ぶ各列のメモリセル１
３０に沿って、ビット線ＢＬ₀〜ＢＬ_n-1，/ＢＬ₀〜/Ｂ
Ｌ_n-1、および読み出し専用ビット線ＢＲＬ₀〜ＢＲＬ
_n-1が配されている。上述したように、ビット線ＢＬ₀〜
ＢＬ_n-1はメモリセル１３０の端子１４に接続され、ビ
ット線/ＢＬ₀〜/ＢＬ_n-1はメモリセル１３０の端子１５
に接続され、読み出し専用ビット線ＢＲＬ₀〜ＢＲＬ_n-1
はメモリセル１３０の端子１６に接続される。

【００５３】なお、この読み出し専用ビット線ＢＲＬ₀
〜ＢＲＬ_n-1による読み出しモードに入る前には、ビッ
ト線ＢＲＬ₀〜ＢＲＬ_n-1をプリチャージすることが必要
となる。そのために、ビット線ＢＲＬ₀はＰ型ＭＯＳト
ランジスタＱ４１を介して電源に接続される。そして、
このトランジスタＱ４１のゲートには、プリチャージ制
御信号/φ_RPC（/φ_RPCはφ_RPCバーを表しており、プリ
チャージ制御信号φ_RPCが反転されたものである）が入
力される。ビット線ＢＲＬ₁〜ＢＲＬ_n-1に関しても同様
に構成されている。

【００５４】また、メモリ領域１２６_-1のロウ方向に並
ぶ各列のメモリセル１３０にそれぞれ対応して、センス
アンプＳＡ₀〜ＳＡ_n-1が配されている。各センスアンプ
ＳＡ ₀〜ＳＡ_n-1は、それぞれビット線ＢＬ₀〜ＢＬ_n-1，
/ＢＬ₀〜/ＢＬ_n-1に接続されている。これにより、記憶
領域１２６_-1のロウ方向に並ぶ各列のメモリセル１３０
から、ビット線対ＢＬ₀，/ＢＬ₀〜ＢＬ_n-1，/ＢＬ_n-1お
よびセンスアンプＳＡ ₀〜ＳＡ_n-1を介して記憶データＭ
Ｄ₀〜ＭＤ_n-1の読み出しが行われる。

【００５５】ここで、センスアンプＳＡ₀の部分の構成
の詳細を説明する。ビット線ＢＬ₀は、Ｐ型ＭＯＳトラ
ンジスタＱ２１を介してＮ型ＭＯＳトランジスタＱ２２
のゲートに接続される。また、ビット線/ＢＬ₀は、Ｐ型
ＭＯＳトランジスタＱ２３を介してＮ型ＭＯＳトランジ
スタＱ２４のゲートに接続される。そして、トランジス
タＱ２２，Ｑ２４の互いのソースは接続され、その接続
点はＮ型ＭＯＳトランジスタＱ２５を介して接地され
る。そして、トランジスタＱ２１，Ｑ２３のゲートに
は、読み出し制御信号/φ_R（/φ_Rはφ_Rバーを表してお
り、読み出し制御信号φ_Rが反転されたものである）が
入力され、トランジスタＱ２５のゲートには、イコライ
ズ制御信号/φ_EQ（/φ_EQはφ_EQバーを表しており、イコ
ライズ制御信号φ_EQが反転されたものである）が入力さ
れる。

【００５６】また、トランジスタＱ２２のドレインはＰ
型ＭＯＳトランジスタＱ２６，Ｑ２７の並列回路を介し
て電源に接続され、トランジスタＱ２４のドレインはＰ
型ＭＯＳトランジスタＱ２８，Ｑ２９の並列回路を介し
て電源に接続される。そして、トランジスタＱ２２のド
レインはトランジスタＱ２９のゲートに接続され、トラ
ンジスタＱ２４のドレインはトランジスタＱ２７のゲー
トに接続される。トランジスタＱ２６，Ｑ２８のゲート
には、イコライズ制御信号/φ_EQが入力される。

【００５７】なお、読み出しモードに入る前にはビット
線対ＢＬ₀，/ＢＬ₀をプリチャージすることが必要とな
る。そのために、ビット線ＢＬ₀はＰ型ＭＯＳトランジ
スタＱ３１を介して電源に接続され、ビット線/ＢＬ₀は
Ｐ型ＭＯＳトランジスタＱ３２を介して電源に接続さ
れ、ビット線ＢＬ₀，/ＢＬ₀はＰ型ＭＯＳトランジスタ
Ｑ３３を介して接続される。そして、トランジスタＱ３
１〜Ｑ３３のゲートには、プリチャージ制御信号/φ_PC
が入力される。

【００５８】センスアンプＳＡ₂〜ＳＡ_n-1の部分の構成
も、上述したセンスアンプＳＡ₀の部分の構成と同様と
される。

【００５９】また、上述したように、カラム方向に延び
る各行のｎ個のメモリセル１３０によって、それぞれ１
つの参照ブロックの記憶部が構成されている。所定の記
憶部にある参照ブロックの足し込みデータを順次書き込
むことを開始する前に、この所定の記憶部を構成するメ
モリセル１３０の記憶データをクリアすることが必要と
なる。そのために、ビット線対ＢＬ₀，/ＢＬ₀〜Ｂ
Ｌ_n-1，/ＢＬ_n-1のそれぞれに対応して、“０”のデー
タを生成し、このデータをメモリセル１３０に書き込み
データとして供給する構成を備えている。

【００６０】すなわち、ビット線ＢＬ₀はＮ型ＭＯＳト
ランジスタＱ５１を介して接地される。そして、このト
ランジスタＱ５１のゲートには、クリア制御信号φ_CLR
が入力される。ビット線対ＢＬ₁，/ＢＬ₁〜ＢＬ_n-1，/
ＢＬ_n-1の部分に関しても同様に構成されている。

【００６１】また、加算器１２５_-1はｎビットのそれぞ
れのビットの加算を行うためのｎ個の加算部１４０₀〜
１４０_n-1からなっており、これらｎ個の加算部１４０₀
〜１４０_n-1はメモリ領域１２６_-1のカラムのピッチに
揃えて配されている。

【００６２】加算部１４０₀〜１４０₇のそれぞれのＡ側
の入力端子には、差分絶対値演算器１２４_-1からの８ビ
ットの差分絶対値のビットデータＤ₀〜Ｄ₇が入力され
る。また、加算部１４０₈〜１４０_n-1のそれぞれのＡ側
の入力端子は接地され、“０”が入力された状態とされ
る。一方、加算部１４０₀〜１４０_n-1のそれぞれのＢ側
の入力端子には、これら加算部１４０₀〜１４０_n-1のそ
れぞれに対応して記憶領域１２６_-1のロウ方向に並ぶメ
モリセル１３０から、ビット線対ＢＬ₀，/ＢＬ₀〜ＢＬ
_n-1，/ＢＬ_n-1およびセンスアンプＳＡ₀〜ＳＡ_n-1を介
して読み出された記憶データＭＤ₀〜ＭＤ_n-1がそれぞれ
入力される。

【００６３】加算部１４０₀の非反転出力端子Ｓは、Ｎ
型ＭＯＳトランジスタＱ１１のゲートに接続されてい
る。そして、このトランジスタＱ１１のドレインは、加
算部１４０₀に対応してロウ方向に並ぶメモリセル１３
０に接続されているビット線/ＢＬ₀に接続される。一
方、この加算部１４０₀の反転出力端子/Ｓ（/ＳはＳバ
ーを表している）は、Ｎ型ＭＯＳトランジスタＱ１２の
ゲートに接続される。そして、このトランジスタＱ１２
のドレインは、加算部１４０₀に対応してロウ方向に並
ぶメモリセル１３０に接続されているビット線ＢＬ₀に
接続される。

【００６４】トランジスタＱ１１，Ｑ１２の互いのソー
スは接続され、その接続点はＮ型ＭＯＳトランジスタＱ
１３，Ｑ１４の直列回路を介して接地される。そして、
トランジスタＱ１４のゲートには書き込み制御信号φ_W
が入力され、トランジスタＱ１３のゲートには加算部１
４０_n-1のキャリ出力端子Ｃ_OUTに得られるＭＳＢ(Most
Significant Bit)のキャリ出力Ｃ_MSBがインバータ１４
１を介して入力される。

【００６５】加算部１４０₁〜１４０_n-1の出力端子Ｓ，
/Ｓ側の構成も、上述した加算部１４０₀の出力端子Ｓ，
/Ｓ側の構成と同様とされる。

【００６６】また、加算部１４０₀のキャリ入力端子Ｃ
_INは接地され、“０”が入力された状態とされる。ま
た、加算部１４０₀〜１４０_n-2のキャリ出力端子Ｃ_OUT
は、それぞれ加算部１４０₁〜１４０_n-1に接続されてい
る。これにより、加算部１４０ ₀〜１４０_n-1でｎビット
加算器が構成される。

【００６７】また、ビット線/ＢＬ₀はＮ型ＭＯＳトラン
ジスタＱ６１，Ｑ６２を介して接地される。そして、ト
ランジスタＱ６１のゲートにはクリア制御信号/φ
_CLR（/φ_{C LR}はφ_CLRバーを表しており、クリア制御信号
φ_CLRが反転されたものである）が入力され、トランジ
スタ６２のゲートには加算部１４０_n-1のキャリ出力端
子Ｃ_{O UT}に得られるＭＳＢのキャリ出力Ｃ_MSBが入力され
る。

【００６８】図８に示す加算器１２５_-1および記憶領域
１２６_-1の部分の動作を説明する。まず、カラム方向に
延びる各行のｎ個のメモリセル１３０によってそれぞれ
１つの参照ブロックの記憶部が構成されているが、所定
の記憶部を構成するメモリセル１３０の記憶データをク
リアする動作について説明する。

【００６９】所定の記憶部を構成するメモリセル１３０
の記憶データをクリアする場合、書き込み制御信号φ_W
およびクリア制御信号φ_CLRはアクティブ、つまり
“１”とされ、読み出し制御信号φ_Rおよびイコライズ
制御信号φ_EQはインアクティブ、つまり“０”とされ、
さらにワード線ＷＬ₀〜ＷＬ_Xのうち、所定の記憶部に対
応するワード線が活性化される。

【００７０】この場合、クリア制御信号φ_CLRがアクテ
ィブとされてトランジスタＱ５１がオンとなる。そのた
め、“０”のデータが生成され、このデータがビット線
ＢＬ ₀〜ＢＬ_n-1に出力される。したがって、所定の記憶
部に対応するワード線を活性化することで、当該所定の
記憶部を構成するｎ個のメモリセル１３０には“０”の
データが書き込まれ、記憶データのクリアが行われる。

【００７１】次に、所定の記憶部に記憶されている記憶
データＭＤ₀〜ＭＤ_n-1に、８ビットの差分絶対値Ｄ₀〜
Ｄ₇を、加算器１２５_-1（加算部１４０₁〜１４０_n-1）
で足し込み、そして加算器１２５_-1で得られた足し込み
データＡＤ₀〜ＡＤ_n-1を、当該所定の記憶部に書き戻す
動作について説明する。

【００７２】所定の記憶部に記憶されている記憶データ
ＭＤ₀〜ＭＤ_n-1に、８ビットの差分絶対値Ｄ₀〜Ｄ₇を足
し込む場合、最初に、イコライズ制御信号φ_EQはアクテ
ィブ、つまり“１”とされ、書き込み制御信号φ_W、読
み出し制御信号φ_Rおよびクリア制御信号φ_CLRはインア
クティブ、つまり“０”とされ、ビット線対ＢＬ₀，/Ｂ
Ｌ₀〜ＢＬ_n-1，/ＢＬ_n-1のイコライズ（プリチャージ）
が行われる。

【００７３】この場合、ビット線対ＢＬ₀，/ＢＬ₀に関
しては、イコライズ制御信号φ_EQがアクティブとされて
トランジスタＱ３１〜Ｑ３３の全てがオンとなり、ビッ
ト線ＢＬ₀およびビット線/ＢＬ₀に電源の電位が印加さ
れ、これらビット線ＢＬ₀およびビット線/ＢＬ₀は同電
位となる。他のビット線対ＢＬ₁，/ＢＬ₁〜ＢＬ_n-1，/
ＢＬ_n-1に関しても同様である。

【００７４】このようにビット線対ＢＬ₀，/ＢＬ₀〜Ｂ
Ｌ_n-1，/ＢＬ_n-1のイコライズが行われた状態で、読み
出し制御信号φ_Rはアクティブ、つまり“１”とされ、
書き込み制御信号φ_W、イコライズ制御信号φ_EQおよび
クリア制御信号φ_CLRはインアクティブ、つまり“０”
とされ、さらにワード線ＷＬ₀〜ＷＬ_Xのうち、所定の記
憶部に対応するワード線が活性化される。

【００７５】これにより、所定の記憶部を構成するｎ個
のメモリセル１３０の記憶データＭＤ₀〜ＭＤ_n-1が、そ
れぞれビット線対ＢＬ₀，/ＢＬ₀〜ＢＬ_n-1，/ＢＬ_n-1お
よびセンスアンプＳＡ₀〜ＳＡ_n-1を介して読み出され、
加算部１４０₀〜１４０_n-1のＢ側の入力端子にそれぞれ
入力される。したがって、所定の記憶部に記憶されてい
る記憶データＭＤ₀〜ＭＤ_n-1に、８ビットの差分絶対値
Ｄ₀〜Ｄ₇が足し込まれる。

【００７６】そして、加算部１４０₀〜１４０_n-1におけ
る加算出力、つまり足し込みデータＡＤ₀〜ＡＤ_n-1が有
効になったところで、書き込み制御信号φ_Wはアクティ
ブ、つまり“１”とされ、読み出し制御信号φ_R、イコ
ライズ制御信号φ_EQおよびクリア制御信号φ_CLRはイン
アクティブ、つまり“０”とされ、さらにワード線ＷＬ
₀〜ＷＬ_Xのうち、所定の記憶部に対応するワード線が活
性化される。

【００７７】この場合、加算部１４０₀の部分に関し
て、足し込みデータＳ₀が“１”である場合には、トラ
ンジスタＱ１１はオン、トランジスタＱ１２はオフとな
り、ビット線/ＢＬ₀に“０”が出力されることから、所
定の記憶部を構成するｎ個のメモリセル１３０のうち、
当該加算部１４０₀に対応するメモリセル１３０には、
“１”のデータが記憶される。一方、加算部１４０₀の
部分に関して、足し込みデータＳ₀が“０”である場合
には、トランジスタＱ１１はオフ、トランジスタＱ１２
はオンとなり、ビット線ＢＬ₀に“０”が出力されるこ
とから、所定の記憶部を構成するｎ個のメモリセル１３
０のうち、当該加算部１４０₀に対応するメモリセル１
３０には、“０”のデータが記憶される。

【００７８】他の加算部１４０₁〜１４０_n-1の部分に関
しても同様である。これにより、加算器１２５_-1で得ら
れた足し込みデータＡＤ₀〜ＡＤ_n-1は、所定の記憶部を
構成するｎ個のメモリセル１３０に書き戻される。

【００７９】なお、足し込みの動作において、オーバフ
ローとなる場合には、加算部１４０ _n-1のキャリ出力端
子Ｃ_OUTに得られるＭＳＢのキャリ出力Ｃ_MSBが“１”と
なるため、トランジスタＱ１３はオフとなり、足し込み
データＡＤ₀〜ＡＤ_n-1が、所定の記憶部を構成するｎ個
のメモリセル１３０に書き込まれることはない。

【００８０】その代わり、この場合、トランジスタＱ６
１がオンとなる他に、トランジスタＱ６２もオンとなる
ので、ビット線/ＢＬ₀〜/ＢＬ_n-1にそれぞれ“０”の信
号が出力される。したがって、所定の記憶部を構成する
ｎ個のメモリセル１３０のそれぞれに“１”のデータが
書き込まれる。つまり、この所定の記憶部には最大値が
記憶される。

【００８１】次に、所定の記憶部に記憶された、ある参
照ブロックに対応した最終的な足し込みデータ、つまり
相関値（差分絶対値和）を、読み出す場合の動作を説明
する。

【００８２】最初に、プリチャージ制御信号/φ_RPCがア
クティブ、つまり“１”とされ、読み出し専用ビット線
ＢＲＬ₀〜ＢＲＬ_n-1のプリチャージが行われる。この場
合、トランジスタＱ４１はオンとなり、読み出し専用ビ
ット線ＢＲＬ₀〜ＢＲＬ_n-1のそれぞれに電源の電位が印
加される。

【００８３】このように読み出し専用ビット線ＢＲＬ₀
〜ＢＲＬ_n-1のイコライズが行われた状態で、読み出し
専用ワード線ＷＲＬ₀〜ＷＲＬ_Xのうち、所定の記憶部に
対応する読み出し専用ワード線が活性化される。これに
より、所定の記憶部を構成するｎ個のメモリセル１３０
の記憶データΣ₀〜Σ_n-1が、それぞれ読み出し専用ビッ
ト線ＢＲＬ₀〜ＢＲＬ_n-1に得られる。ここで、記憶デー
タΣ₀〜Σ_n-1は、ｎビットの相関値（差分絶対値和）を
構成している。

【００８４】以上説明したように、本実施の形態におい
ては、加算器１２５_-1〜１２５_-Nと相関値テーブル生成
用の半導体メモリ１２６とを用いて差分絶対値を累積し
ていき、この半導体メモリ１２６に、参照ブロックに対
する探索範囲に存在する複数の候補ブロックのそれぞれ
に対応した相関値（差分絶対値和）を得るようにしたも
のであり、従来のように記憶素子としてレジスタを用い
るものに比べて、占有面積を小さくでき、半導体チップ
の大型化を防止することができる。

【００８５】また、加算器１２５_-1〜１２５_-Nおよび相
関値テーブル生成用の半導体メモリ１２６とを一体化
し、加算器１２５_-1〜１２５_-Nをそれぞれ構成するビッ
ト単位の複数の加算部１４０₀〜１４０_n-1が半導体メモ
リ１２６のカラムのピッチに揃えて配されているので
（図８参照）、加算器１２５_-1〜１２５_-Nから半導体メ
モリ１２６への足し込みデータＡＤ₀〜ＡＤ_n-1の供給お
よび半導体メモリ１２６から加算器１２５_-1〜１２５_-N
への記憶データＭＤ₀〜ＭＤ_n-1の供給を効率的に行うこ
とができる。

【００８６】また、半導体メモリ１２６が、上述の複数
の加算部１４０₀〜１４０_n-1に関連して設けられた書き
込みおよび読み出し用の第１のポートと、読み出し専用
の第２のポートとを有するものであり（図８参照）、半
導体メモリ１２６からのある参照ブロックに対応する相
関値Σ₀〜Σ_n-1の読み出しを、足し込みとは別途独立し
て行うことができる。

【００８７】また、半導体メモリ１２６の所定の記憶部
を構成するメモリセル１３０の記憶データをクリアする
際に、トランジスタＱ５１をオンとして、クリアするた
めの“０”データを生成し、このデータをメモリセル１
３０に書き込みデータとして供給するものであり、外部
からクリアするためのデータを入力することなく、半導
体メモリ１２６を容易にクリアすることができる。

【００８８】また、加算器１２５_-1〜１２５_-Nをそれぞ
れ構成する複数の加算部１４０₀〜１４０_n-1による演算
結果がオーバフローとなる場合、複数の加算部１４０₀
〜１４０_n-1に対応した半導体メモリ１２６の所定の記
憶部に最大値を記憶（セット）するものであり、この所
定の記憶部に誤った小さな値が相関値として記憶され、
動きベクトルの検出誤りが生じることを防止できる。

【００８９】なお、上述実施の形態において、半導体メ
モリ１２６の記憶領域１２６_-1〜１２６_-Nでは、ビット
線ＢＬ₀〜ＢＬ_n-1をトランジスタＱ５１を介して接地
し、このトランジスタＱ５１のゲートにクリア制御信号
/φ_CLRを入力する構成とし、クリア信号φ_CLRをアクテ
ィブとしたとき所定の記憶部を構成するｎ個のメモリセ
ル１３０に“０”のデータが書き込まれてクリアされる
ものを示した（図８参照）。

【００９０】ここで、図８に破線図示するように、ビッ
ト線/ＢＬ₀〜/ＢＬ_n-1をトランジスタＱ５２を介して接
地し、このトランジスタＱ５２のゲートにクリア制御信
号/φ_CLRを入力する構成とした場合、クリア信号φ_CLR
をアクティブとしたとき、トランジスタＱ５２で“１”
のデータが生成され、所定の記憶部を構成するｎ個のメ
モリセル１３０に“１”のデータが書き込まれる。

【００９１】したがって、ビット線対ＢＬ₀，/ＢＬ₀〜
ＢＬ_n-1，/ＢＬ_n-1のそれぞれに対応してトランジスタ
Ｑ５１，Ｑ５２を設けておき、それらのいずれかを選択
的にビット線に接続し、クリア信号φ_CLRをアクティブ
としたとき所定の記憶部を構成するｎ個のメモリセル１
３０に、所定のデータをプリセットするようにしてもよ
い。このプリセットデータを工夫することで、例えば平
坦な絵柄の部分においては（０，０）等の特定の動きベ
クトルが検出されやすくできる。このプリセットの設定
は、半導体装置の設計時に予め決めておけばよく、従っ
てコンタクトレイヤのプログラムなどによって設定する
ことが想定される。

【００９２】また、上述実施の形態においては、加算器
１２５_-1〜１２５_-Nおよび相関値テーブル生成用の半導
体メモリ１２６とを一体化したものであるが、さらに差
分絶対値演算器１２４_-1〜１２４_-Nや相関値テーブル評
価器１２７をも一体化するようにしてもよい。

【００９３】また、上述実施の形態においては、メモリ
セル１３０が２ポート構成のものであったが（図９参
照）、メモリセルが２ポート構成でなくてもよく、半導
体メモリ１２６全体として２ポート構成であってもよ
い。さらには、半導体メモリ１２６として２ポート構成
でなくとも、例えば映像信号におけるブランキング期間
に相関値（テーブルデータ）の読み出しを行ったり、同
一機能ブロックを複数個有してフィールドまたはフレー
ム間でインターリーブさせて用いるなど、足し込みと相
関値の読み出しとを同一ポートにおいて異なる期間に行
ってもよい。

【００９４】また、上述実施の形態においては、加算器
１２５_-1〜１２５_-Nおよび半導体メモリ１２６を用いた
足し込みを、動きベクトル検索における差分絶対値の足
し込みに適用したものであるが、他の信号処理における
同様の足し込みにも適用することができる。

【００９５】また、上述実施の形態においては、加算器
１２５_-1〜１２５_-Nおよび相関値テーブル生成用の半導
体メモリ１２６とを一体化したものであるが、減算器、
乗算器、除算器などのその他の演算器と半導体メモリと
を一体化したものも同様に構成でき、演算器と半導体メ
モリとの間のデータのやり取りを効率よく行うことがで
きる。

【００９６】次に、図１０以降を使用して、動きベクト
ル検出回路の他の例について説明する。最初に、この例
における動きベクトル検出方法について説明する。従来
のブロックマッチング法は、参照ブロックと各候補ブロ
ックとの間の対応する画素データ間の差分絶対値をブロ
ックについて全て加算した差分絶対値和を相関値として
得、これによって生成される探索範囲に対応した大きさ
の相関値テーブルにおいて、テーブルの中心位置と相関
値が最小である位置とのずれをその参照ブロックにおけ
る動きベクトルとするものである。

【００９７】この方法においては、マッチングのとれて
いない情報をも全て含めて相関値テーブルを生成してお
り、相関値の分布は広がったものとなる。そのため、図
１０に示すように、参照ブロック内に動きの異なるもの
が複数混在する場合には、各々の動きを示す相関値の最
小値が他の動きにおける分布に埋もれ、誤った位置に最
小値が生じることもある。

【００９８】ここで、従来のブロックマッチング法の処
理手順を説明する。図１１の中央列に示すように、参照
ブロックを構成する画素データと、これに対応する探索
範囲内の各画素データとの間で１対Ｎのマッチング演
算、例えば差分絶対値演算を行って、暫定的な相関値テ
ーブルを得る。そして、参照ブロックを構成する＃１〜
＃Ｍの全画素データに対応した暫定相関値テーブルの各
差分絶対値を、探索範囲の画素位置毎に足し込んで、相
関値テーブルを生成する。そして、この相関値テーブル
に基づいて参照ブロックの動きベクトルを検出する。

【００９９】これに対して、この例における係る動きベ
クトル検出方法では、図１１の右列に示すように、参照
ブロックを構成する各画素データ毎に、マッチング演算
の結果に基づき、マッチングの度合いがその閾値より高
いときは計数値として０以外の値を配し、マッチングの
度合いがその閾値以下のときは計数値として０を配した
計数値テーブルを生成する。

【０１００】図示の計数値テーブルにおいては、最もマ
ッチングの度合いが高い画素位置に○を記し、次にマッ
チングの度合いが高い画素値に△を記し、またその次に
マッチングの度合いが高い画素位置に×を記している。
そして、計数値としては、○が「＋３」、△が「＋
２」、×が「＋１」、印のない画素位置は「０」などと
する。例えば、表１に示すように、マッチング演算結果
としての例えば差分絶対値が０，１，２のときは、それ
ぞれ計数値として「＋３」，「＋２」，「＋１」を生成
し、一方その差分絶対値が３以上であるときは計数値と
して「０」を生成する。

【０１０１】

【表１】

【０１０２】そして、参照ブロックを構成する＃１〜＃
Ｍの全画素データに対応した計数値テーブルの各計数値
を度数とし、この度数を探索範囲の画素位置毎に足し込
んで、探索範囲の画素位置に対応して度数の累積値が配
されたヒストグラムテーブルを生成する。そして、この
ヒストグラムテーブルの度数の極大値または極小値に基
づいて、参照ブロックの動きベクトルを検出する。

【０１０３】ここで、マッチングの度合いが高いときに
配する計数値が正の値であるときは極大値であり、一方
その計数値が負の値であるときは極小値である。このヒ
ストグラムテーブルにおける度数の極大値または極小値
の位置は、参照ブロック内に存在する動きに対応した動
きベクトルを表すものとなる。

【０１０４】この例の動きベクトル検出方法によれば、
マッチングの度合いが高いときのみ計数値として０以外
の値を配して計数値テーブルを生成するものであって、
ヒストグラムテーブルはマッチング度合いが高いものの
みによって生成されることとなり、その度数の分布はよ
り先鋭化されたものとなる。そのため、参照ブロック内
に動きの異なるものが複数混在する場合には、ヒストグ
ラムテーブルに複数個の極大値または極小値が明瞭に分
離して示され易くなる。したがって、参照ブロックの一
個または複数個の動きベクトルを正しく検出できる。

【０１０５】参照ブロック内に異なる２つの動きがある
場合について、従来のブロックマッチング法における相
関値テーブルおよびこの例の動きベクトル検出方法にお
けるヒスとグラムテーブルの一例を、それぞれ図１２お
よび図１３に示す。図１２に示す相関値テーブルは、こ
の発明に係るヒストグラムテーブルとの比較を容易にす
るため、相関値の大小関係を入れ換えて表示している。
すなわち、いずれにおいても、最大値あるいは極大値の
位置が動きベクトルを表す。

【０１０６】図１２に示す相関値テーブルに基づいて動
きベクトルを検出する従来のブロックマッチング法で
は、より支配的な方の動きを示す動きベクトルは検出さ
れるが、他方の動きを示す動きは埋もれてしまって、そ
の動きを示す動きベクトルの検出は困難である。これに
対して、図１３に示すヒストグラムテーブルに基づいて
動きベクトルを検出するこの例の動きベクトル検出方法
では、ヒストグラムテーブルに明瞭に分離して２個の極
大値が現れており、２つの動きをそれぞれ示す２個の動
きベクトルを容易に検出できる。

【０１０７】なお、上述では、マッチングの度合いを上
位３位とそれ以外との４種類に分類したが、これに限る
必要はなく、３種類以下あるいは５種類以上であっても
構わない。また、上述では、各計数値をマッチングの度
合いに応じて小さい方から「０」，「＋１」，「＋
２」，「＋３」としたが、これについてもこの計数値の
用い方に限るものではなく、例えば○〜×については全
て「＋１」とし、それ以外を「０」としてもよい。ただ
し、マッチングの度合いがその閾値より高いときに配す
る計数値を一定値とするのではなく、マッチングの度合
いが高い程、絶対値の大きな値とすることで、ヒストグ
ラムテーブルの度数の分布を一層先鋭化できる利益があ
る。

【０１０８】ところで、参照ブロックを構成する画素デ
ータの周囲におけるアクティビティが高い場合、すなわ
ちその画素データとその周囲にある画素データとの値の
違いが大きい場合（信号波形としてみた場合に波形振幅
が大きい場合）、本来正しいとすべき動きベクトルの位
置においてもマッチングの度合いが低くなってしまう。
これは、一般的には１画素よりも小さな動き量の成分が
あり、そのため周囲画素データとの値の違いが大きいほ
ど、マッチングすべき位置においても画素データ値間の
差分が大きくなってしまうことによる。

【０１０９】この場合の対処方法として、周囲における
アクティビティが大きな参照ブロックに対応した計数値
テーブルの計数値に関しては、その計数値の絶対値が大
きくなるように設定することが有効である。

【０１１０】具体的には、まず、参照ブロックを構成す
る各画素データ毎に、アクティビティＡをそれぞれ求め
る。例えば、図１４に示すように、アクティビティＡを
求める対象の画素データをａとし、その周囲の４個の画
素データをｂ〜ｄとし、（１）式により、アクティビテ
ィＡを算出する。 Ａ＝|a-b|+|a-c|+|a-d|+|a-e| ・・・（１）

【０１１１】そして、参照ブロックを構成する各画素デ
ータ毎に、アクティビティＡの最大アクティビティＡ_m
axに対する割合が高い程大きな値を補正係数ｋとして得
るようにする。表２は、補正係数ｋの設定例を示してい
る。この表２において、Ａ_norは、アクティビティＡを
最大アクティビティＡ_maxで割って正規化したアクティ
ビティであって、アクティビティＡの最大アクティビテ
ィＡ_maxに対する割合を示すものである。

【０１１２】

【表２】

【０１１３】そして、参照ブロックを構成する各画素デ
ータに対応した計数値テーブルの計数値に、それぞれこ
の各画素データに対応した補正係数ｋを掛けて補正する
（表１の「補正した計数値」の項参照）。

【０１１４】なお、上述したように、補正係数ｋを求
め、この補正係数ｋを計数値に掛けて補正する代わり
に、マッチングの度合いに応じて計数値を生成する際に
用いられる閾値を、アクティビティが大きい程低くなる
ように変更してもよい。

【０１１５】例えば、上述の表１の例では、差分絶対値
が閾値３より小さいときは計数値を０以外の値（＋３〜
＋１）とし、一方差分絶対値が閾値３以上のときは計数
値を０としたが、この閾値をアクティビティが大きい程
大きくなるように変更する。この場合、差分絶対値の閾
値を大きくするということは、マッチングの度合いの閾
値を低くすることを意味している。

【０１１６】このように、閾値を変更する場合にあって
も、上述した計数値を補正係数ｋで補正する場合と同様
に、周囲におけるアクティビティが大きな参照ブロック
の画素データに対応した計数値テーブルの計数値に関し
ては、その絶対値が大きくなる。これにより、アクティ
ビティによるマッチングの度合いの変化による不具合を
軽減できる。

【０１１７】上述したように、この例に係る動きベクト
ル検出方法では、ヒストグラムテーブルに基づいて、参
照ブロックの１個または複数個の動きベクトルを検出で
きる。なお、このように検出された動きベクトルに基づ
いて、さらに参照ブロックを構成する各画素データの動
きベクトルを特定することができる。

【０１１８】その場合、参照ブロックを構成する画素デ
ータと、この画素データの画素位置を基準として上述し
たように検出された動きベクトルに対応した探索フレー
ムの画素位置の画素データとの間の相関情報、例えば差
分絶対値あるいは差分二乗値等を求め、最も相関が高く
なる場合の動きベクトルを、その参照ブロックを構成す
る画素データの動きベクトルとする。

【０１１９】上述したように、参照ブロックの動きベク
トルを正しく検出できることから、その動きベクトルに
基づいて特定される各画素データの動きベクトルも精度
の高いものとなる。なお、このように特定される参照ブ
ロックを構成する各画素データの動きベクトルから孤立
した動きベクトルを除去することで、この各画素データ
の動きベクトルの精度をさらに高めることができる。

【０１２０】ここで、孤立した動きベクトルとは、ある
画素データの動きベクトルがその周囲の画素データの動
きベクトルと異なっている場合のそのある画素データの
動きベクトルを意味している。そして、孤立した動きベ
クトルの除去とは、そのある画素データの動きベクトル
をその周囲の画素データの動きベクトルに置き換えるこ
とを意味している。

【０１２１】図１５は、上述した他の例としての動きベ
クトル検出回路２００の構成を示している。この動きベ
クトル検出回路２００においては、図１６に示すよう
に、探索フレームに対して参照フレームは過去のフレー
ムであり、入力フレームが探索フレームである。

【０１２２】この動きベクトル検出回路２００は、回路
全体の動作を制御するシステムコントローラ２０１と、
探索フレームとしての入力フレームの画像データＤｉが
入力される入力端子２０２と、この画像データＤｉを、
次フレームの参照フレームの画像データとして蓄積する
参照フレームメモリ２０３とを有している。フレームメ
モリ２０３の書き込み、読み出し等の動作は、システム
コントローラ２０１によって制御される。

【０１２３】また、動きベクトル検出回路２００は、マ
ッチング演算としての差分絶対値演算を行う差分絶対値
演算器２０４_-1〜２０４_-Nを有している。複数の演算器
２０４_-1〜２０４_-Nは、入力端子２０２に入力される画
像データＤｉを構成する画素データを探索フレームの画
素データＤｃとして共通に入力すると共に、この画素デ
ータＤｃを探索範囲に含む参照フレームの所定の参照ブ
ロック（同一タイミングでは最大２個）の画素データＤ
ｒ_-1〜Ｄｒ_-Nをそれぞれ入力し、画素データＤｃと画素
データＤｒ_-1〜Ｄｒ_-Nとの差分絶対値を演算するもので
ある。

【０１２４】この場合、図１６に示すように、探索フレ
ーム内の入力画素とマッチング演算をするべき参照フレ
ーム内の参照画素は、その探索範囲内に入力画素が位置
する複数の参照画素である。その複数の参照画素の位置
する範囲は、ある参照画素の索範囲と表裏一体の関係に
あり、入力画素を仮に参照画素と見なした場合の探索範
囲を左右および上下で反転したものとなる。

【０１２５】従って、これらの複数の参照画素は、多く
の場合は複数の参照ブロックにわたって位置し、また１
個の参照ブロックにおける画素数も１個から全てと一定
ではない。また、これら参照ブロックの組み合わせおよ
び１個の参照ブロックにおける画素の組み合わせは、入
力画素の位置によっても異なる。

【０１２６】また、図１５に戻って、動きベクトル検出
回路２００は、複数の演算器２０４ _-1〜２０４_-Nで演算
されて得られた複数の差分絶対値のそれぞれに対応し
て、計数値を生成する計数値生成部２０５を有してい
る。この計数値生成部２０５は、計数値として、差分絶
対値がその閾値より小さいときは、マッチングの度合い
がその閾値より高いとして０以外の所定値を生成し、一
方差分絶対値がその閾値以上のときは、マッチングの度
合いがその閾値以下であるとして０を生成する。例え
ば、計数値生成部２０５は、上述した表１に示すよう
に、差分絶対値が０，１，２のときは、それぞれ計数値
として「＋３」，「＋２」，「＋１」を生成し、一方そ
の差分絶対値が３以上であるときは計数値として「０」
を生成する。この場合、閾値は３である。

【０１２７】また、動きベクトル検出回路２００は、複
数の演算器２０４_-1〜２０４_-Nにそれぞれ対応した記憶
領域２０６_-1〜２０６_-Nを有する、計数値テーブル生成
用の記憶手段としての半導体メモリ２０６を有してい
る。半導体メモリ２０６の書き込み、読み出しの動作
は、システムコントローラ２０１によって制御される。

【０１２８】システムコントローラ２０１は、複数の演
算器２０４_-1〜２０４_-Nで得られた差分絶対値にそれぞ
れ対応して計数値生成部２０５で生成された計数値を、
その計数値に係る演算器および参照ブロックの画素位置
に対応した半導体メモリ２０６の計数値記憶領域に書き
込み、この半導体メモリ２０６に、参照ブロックを構成
する各画素データに対応した計数値テーブルが得られる
ように制御する。ここで、計数値テーブルは、探索範囲
の各画素位置に対応して計数値が配されたものである。

【０１２９】図１７に示すように、この動きベクトル検
出回路２００において、参照ブロックの大きさは８×８
画素、探索範囲は（−３〜＋４）×（−３〜＋４）画素
とされる。参照ブロックの探索範囲には、（３＋４＋
１）×（３＋４＋１）＝６４個の候補ブロックが存在す
る。そのため、Ｎ＝６４とされる。つまり、複数の演算
器２０４_-1〜２０４_-N、半導体メモリ２０６の複数の記
憶領域２０６_-1〜２０６ _-Nは、それぞれ６４個である。

【０１３０】複数の演算器２０４_-1〜２０４_-Nは、各参
照ブロックについて、それぞれ１個の候補ブロックに対
応した差分絶対値を求める演算を担当する。また、半導
体メモリ２０６の複数の記憶領域２０６_-1〜２０６
_-Nは、それぞれ参照フレームの横一行の参照ブロック数
に対応した個数のブロック記憶領域を有している。さら
に、各ブロック記憶領域は、参照ブロックを構成する画
素データの個数分の計数値記憶領域を有している。

【０１３１】なおここで、入力端子２０２に入力される
画像データＤｉはプログレッシブ方式によるものとす
る。入力端子２０２に入力される画像データＤｉは各ラ
インの画素データが連続したものとなっている。

【０１３２】図１７に示すように、探索範囲は（−３〜
＋４）×（−３〜＋４）画素であり、また参照ブロック
の大きさは８×８画素である。そのため、ある参照ブロ
ックに対する探索範囲の最も上の入力画素が含まれるラ
インを１ライン目とすると、この探索範囲の最も下の入
力画素が含まれるラインは１５ライン目となる。したが
って、ある参照ブロックを構成する各画素データに対応
した計数値テーブルを得るためには、１５ラインの画素
データが必要となる。なお、図１７には、１個の参照ブ
ロックのみを示しているが、上述の１５ラインの画素デ
ータに基づいて、横一行分の全参照ブロックについて、
それを構成する各画素データに対応した計数値テーブル
を得ることができる。

【０１３３】また、動きベクトル検出回路２００は、参
照ブロックを構成する各画素データ毎に周囲におけるア
クティビティＡを求め、この各画素データ毎にアクティ
ビティＡの最大アクティビティＡ_maxに対する割合が高
い程大きな値を補正係数ｋとして得る補正係数取得部２
０７を有している。

【０１３４】補正係数取得部２０７は、例えば以下のよ
うにして、参照ブロックを構成する各画素データにそれ
ぞれ対応した補正係数ｋを取得する。まず、例えば図１
４に示すように、アクティビティＡを求める対象の画素
データをａとし、その周囲の４個の画素データをｂ〜ｄ
とし、上述した（１）式により、参照ブロックを構成す
る各画素データ毎に、アクティビティＡを求める。次
に、参照ブロックを構成する各画素データ毎に、アクテ
ィビティＡを最大アクティビティＡ_maxで割って正規化
したアクティビティＡ_norを求め、例えば上述した表２
のように補正係数ｋを設定する。

【０１３５】また、動きベクトル検出回路２００は、上
述した半導体メモリ２０６より読み出され、後述する複
数の加算器２０９_-1〜２０９_-Nに供給される、参照ブロ
ックを構成する各画素データに対応した計数値テーブル
の計数値に、それぞれ補正係数取得部２０７で取得され
た各画素データに対応した補正係数ｋを掛けて補正する
計数値補正部２０８を有している。

【０１３６】また、動きベクトル検出回路２００は、複
数の加算器２０９_-1〜２０９_-Nと、複数の記憶領域２１
０_-1〜２１０_-Nを有するヒストグラムテーブル生成用の
記憶手段としての半導体メモリ２１０とを有している。
複数の加算器２０９_-1〜２０９_-Nは、半導体メモリ２０
６より読み出され、計数値補正部２０８で補正された、
参照ブロックを構成する所定の画素データに対応した計
数値テーブルの計数値をそれぞれ度数として入力すると
共に、半導体メモリ２１０の複数の記憶領域２１０_-1〜
２１０_-Nに記憶されていた記憶データのそれぞれを入力
し、度数を記憶データに足し込むものである。

【０１３７】このように、複数の加算器２０９_-1〜２０
９_-Nで得られた足し込みデータのそれぞれは、半導体メ
モリ２１０の複数の記憶領域２１０_-1〜２１０_-Nに記憶
データとして書き戻される。半導体メモリ２１０の書き
込み、読み出しの動作は、システムコントローラ２０１
によって制御される。

【０１３８】システムコントローラ２０１は、半導体メ
モリ２０６からの計数値テーブルの計数値の読み出し、
複数の加算器２０９_-1〜２０９_-Nにおける足し込みの演
算、半導体メモリ２１０の複数の記憶領域２１０_-1〜２
１０_-Nへの足し込みデータの書き戻しを、参照ブロック
を構成する各画素データに対応した複数の計数値テーブ
ルの個数分だけ繰り返し、半導体メモリ２１０に、探索
範囲の各画素位置に対応して度数の累積値が配されたヒ
ストグラムテーブルが得られるように制御する。

【０１３９】また、動きベクトル検出回路２００は、参
照ブロック毎に、半導体メモリ２１０に得られたヒスト
グラムテーブルにおける極大値に基づいて、動きベクト
ルを検出する動きベクトル検出部２１１を有している。
ヒストグラムテーブルにおける度数の極大値は、参照ブ
ロック内に存在する動きに対応した動きベクトルを表し
ている。そのため、参照ブロック内に動きの異なるもの
が複数混在する場合にはヒストグラムテーブルに複数個
の極大値が示されることとなり、動きベクトル検出部２
１１では複数個の動きベクトルが検出される。

【０１４０】また、動きベクトル検出回路２００は、動
きベクトル検出部２１１で検出された、参照ブロックの
一個または複数個の動きベクトルＭＶ₁〜ＭＶ_n（ｎは１
以上の整数）に基づいて、その参照ブロックを構成する
各画素データの動きベクトルｍｖを特定する動きベクト
ル特定部２１２と、この動きベクトル特定部２１２で特
定された各画素データの動きベクトルｍｖを出力する出
力端子２１３とを有している。

【０１４１】動きベクトル特定部２１２は、参照ブロッ
クを構成する画素データとこの画素データの画素位置を
基準として、動きベクトル検出部２１１で検出された各
動きベクトルＭＶ₁〜ＭＶ_nに対応した探索フレームの画
素位置の画素データとの間の相関情報、例えば差分絶対
値あるいは差分二乗値を求め、最も相関が高くなる場合
の動きベクトルをこの画素データの動きベクトルｍｖと
する。

【０１４２】図３２は、動きベクトル特定部２１２の具
体的な構成を示している。この動きベクトル特定部２１
２は、全体の動作を制御するためのコントローラ２２１
を有している。このコントローラ２２１には、入力端子
２０２（図１５参照）に入力される入力フレーム（探索
フレーム）の画像データＤｉが供給され、この画像デー
タＤｉは探索画素用のメモリ２２２に蓄積される。ま
た、このコントローラ２２１には、動きベクトル検出部
２１１（図１５参照）で検出される動きベクトルＭＶ₁
〜ＭＶ_nが供給される。

【０１４３】また、動きベクトル特定部２１２は、相関
演算部２２３_-1〜２２３_-nを有している。この相関演算
部２２３_-1〜２２３_-nには、参照ブロックを構成する画
素データ（参照画素データ）が、コントローラ２２１の
制御によって、参照フレームメモリ２０３から読み出さ
れて共通に供給される。また、この相関演算部２２３ _-1
〜２２３_-nには、それぞれ、その参照ブロックを構成す
る画素データの画素位置を基準として動きベクトルＭＶ
₁〜ＭＶ_nに対応した探索フレームの画素位置の画素デー
タ（探索画素データ）が、コントローラ２２１の制御に
よって、メモリ２２２から読み出されて供給される。相
関演算部２２３_-1〜２２３_-nは、それぞれ、参照画素デ
ータと探索画素データとの間の相関情報、例えば差分絶
対値あるいは差分二乗値等を求める。

【０１４４】また、動きベクトル特定部２１２は、動き
ベクトル仮特定部２２４を有している。この仮特定部２
２４には、動きベクトル検出部２１１で検出される動き
ベクトルＭＶ₁〜ＭＶ_nが供給される。また、この仮特定
部２２４には、相関演算部２２３_-1〜２２３_-nで求めら
れた相関情報が供給される。この仮特定部２２４は、相
関演算部２２３_-1〜２２３_-nで求められた相関情報に基
づいて、最も相関が高くなる場合の動きベクトルを、上
述の参照画素データの動きベクトルｍｖとして特定す
る。

【０１４５】なお、この場合、どの動きベクトルＭＶ₁
〜ＭＶ_nについても相関が充分でない場合には、動きベ
クトルｍｖを出力する代わりに、動きが不定である旨の
情報を出力する。この動きが不定である参照画素データ
としては、ノイズが重畳した画素データあるいは動きの
ない部分の画素データが考えられる。

【０１４６】また、動きベクトル特定部２１２は、仮特
定部２２４で特定された参照ブロックを構成する各画素
データの動きベクトルｍｖから孤立した動きベクトルを
除去する等の補正処理を行う動きベクトル補正部２２５
を有している。ここで、孤立した動きベクトルとは、上
述したように、ある画素データの動きベクトルがその周
囲の画素データの動きベクトルと異なっている場合のそ
のある画素データの動きベクトルを意味している。そし
て、孤立した動きベクトルの除去とは、そのある画素デ
ータの動きベクトルをその周囲の画素データの動きベク
トルに置き換えることを意味している。

【０１４７】図１８に示す動きベクトル特定部２１２の
動作を説明する。動きベクトル検出部２１１で検出され
た、所定の参照ブロックの動きベクトルＭＶ₁〜ＭＶ
_nが、コントローラ２２１および動きベクトル仮特定部
２２４に供給される。

【０１４８】相関演算部２２３_-1〜２２３_-nには、上述
した所定の参照ブロックを構成する画素データ（参照画
素データ）が参照フレームメモリ２０３から読み出され
て共通に供給される。また、この相関演算部２２３_-1〜
２２３_-nには、それぞれその参照ブロックを構成する画
素データの画素位置を基準として動きベクトルＭＶ₁〜
ＭＶ_nに対応した探索フレームの画素位置の画素データ
（探索画素データ）がメモリ２２２から読み出されて供
給される。そして、相関演算部２２３_-1〜２２３_-nで
は、それぞれ、参照画素データと探索画素データとの間
の相関情報が求められる。

【０１４９】相関演算部２２３_-1〜２２３_-nで求められ
た相関情報は仮特定部２２４に供給される。この仮特定
部２２４では、相関情報に基づいて、最も相関が高くな
る場合の動きベクトルが、参照画素データの動きベクト
ルｍｖとして特定される。この場合、どの動きベクトル
ＭＶ₁〜ＭＶ_nについても相関が充分でない場合には、動
きベクトルｍｖの代わりに、動きが不定である旨の情報
が出力される。

【０１５０】以上の動作が、参照ブロックを構成する各
画素データの全てに対して行われることで、この各画素
データの動きベクトルｍｖが特定される。このように仮
特定部２２４で特定された参照ブロックを構成する各画
素データの動きベクトルＭＶ（動き不定情報も含む）
は、動きベクトル補正部２２５で孤立した動きベクトル
の除去（孤立点除去）等の補正処理が行われた後、順次
あるいは同時に出力される。

【０１５１】図１８に示す動きベクトル特定部２１２で
は、動きベクトルｍｖを１画素データ分ずつ得るもので
あるが、相関演算部２２３_-1〜２２３_-nおよび動きベク
トル仮特定部２２４の組を複数組備えて、動きベクトル
ｍｖを複数画素データ分並行して得るようにしてもよ
い。これにより、例えば、参照ブロックを構成する全て
の画素データ分を並行して得ることができる。

【０１５２】図１５に示す動きベクトル検出回路２００
の動作を説明する。入力端子２０２に入力される画像デ
ータＤｉを構成する画素データは、探索フレーム（入力
フレーム）の画素データＤｃとして、複数の差分絶対値
演算器２０４_-1〜２０４_-Nに共通に入力される。また、
この画像データＤｉは、フレームメモリ２０３に供給さ
れ、次フレームで使用する参照フレームの画像データと
して蓄積される。

【０１５３】また、複数の演算器２０４_-1〜２０４_-Nに
は、フレームメモリ２０３から、画素データＤｃを探索
範囲に含む、参照フレームの所定の参照ブロックの画素
データＤｒ_-1〜Ｄｒ_-Nがそれぞれ入力される。そして、
複数の演算器２０４_-1〜２０４_-Nでは、画素データＤｃ
と画素データＤｒ_-1〜Ｄｒ_-Nとの差分絶対値がそれぞれ
演算される。この場合、複数の演算器２０４_-1〜２０４
_-Nでは、各参照ブロックについて、それぞれ１個の候補
ブロックに対応した差分絶対値を求める演算が行われ
る。

【０１５４】複数の演算器２０４_-1〜２０４_-Nで得られ
た差分絶対値はそれぞれ計数値生成部２０５に供給され
る。計数値生成部２０５では、差分絶対値のそれぞれに
対応して、差分絶対値がその閾値より小さいときは０以
外の所定値を生成し、一方差分絶対値がその閾値以上の
ときは０を生成する（表１参照）。

【０１５５】複数の演算器２０４_-1〜２０４_-Nで得られ
た差分絶対値に対応して計数値生成部２０５で生成され
た計数値は、それぞれ計数値テーブル生成用の半導体メ
モリ２０６の記憶領域２０６_-1〜２０６_-Nに書き込みデ
ータとして供給される。

【０１５６】上述したように、各記憶領域２０６_-1〜２
０６_-Nには、それぞれ参照フレームの横一行の参照ブロ
ック数に対応した個数のブロック記憶領域を有してい
る。さらに、各ブロック記憶領域には、参照ブロックを
構成する画素データの個数分の計数値記憶領域を有して
いる。

【０１５７】複数の演算器２０４_-1〜２０４_-Nで得られ
た差分絶対値にそれぞれ対応して計数値生成部２０５で
生成された計数値は、その計数値に係る演算器および参
照ブロックの画素位置に対応した、半導体メモリ２０６
の記憶領域に書き込まれる。これにより、半導体メモリ
２０６の各ブロック領域に、参照ブロックを構成する各
画素データに対応した、探索範囲の各画素位置に対応し
て計数値が配された計数値テーブルが得られる。

【０１５８】補正係数取得部２０７では、参照ブロック
を構成する各画素データ毎に周囲におけるアクティビテ
ィＡが求められ、そしてこの各画素データ毎にアクティ
ビティＡの最大アクティビティＡ_maxに対する割合が高
い程大きな値が補正係数ｋとして取得される（図１４、
表２参照）。

【０１５９】半導体メモリ２０６に得られる参照ブロッ
クを構成する各画素データに対応した計数値テーブルの
計数値（Ｎ個）は順次読み出され、計数値補正部２０８
を介して、複数の加算器２０９_-1〜２０９_-Nに供給され
る。計数値補正部２０８では、参照ブロックを構成する
各画素データに対応した計数値テーブルの計数値に、そ
れぞれ補正係数取得部２０７で取得された各画素データ
に対応した補正係数ｋが掛算されて補正が行われる。

【０１６０】複数の加算器２０９_-1〜２０９_-Nには、半
導体メモリ２０６より読み出され、計数値補正部２０８
で補正された、参照ブロックを構成する所定の画素デー
タに対応した計数値テーブルの計数値がそれぞれ度数と
して入力され、また半導体メモリ２１０の複数の記憶領
域２１０_-1〜２１０_-Nに記憶されていた記憶データのそ
れぞれが入力される。

【０１６１】そして、複数の加算器２０９_-1〜２０９_-N
では、度数が記憶データに足し込まれる。複数の加算器
２０９_-1〜２０９_-Nで得られた足し込みデータのそれぞ
れは、半導体メモリ２１０の複数の記憶領域２１０_-1〜
２１０_-Nに記憶データとして書き戻される。

【０１６２】半導体メモリ２０６からの計数値テーブル
の計数値の読み出し、複数の加算器２０９_-1〜２０９_-N
における足し込みの演算、半導体メモリ２１０の複数の
記憶領域２１０_-1〜２１０_-Nへの足し込みデータの書き
戻しは、参照ブロックを構成する各画素データに対応し
た複数の計数値テーブルの個数分だけ繰り返し行われ
る。これにより、半導体メモリ２１０に、探索範囲の各
画素位置に対応して度数の累積値が配された、当該参照
ブロックに対応したヒストグラムテーブルが得られる。

【０１６３】動きベクトル検出部２１１では、半導体メ
モリ２１０に得られる各参照ブロックに対応したヒスト
グラムにおける極大値に基づいて、各参照ブロックの動
きベクトルＭＶ₁〜ＭＶ_nが検出される。上述したよう
に、ヒストグラムテーブルにおける度数の極大値は、参
照ブロック内に存在する動きに対応した動きベクトルを
表している。そのため、参照ブロック内に動きの異なる
ものが複数混在する場合にはヒストグラムテーブルに複
数個の極大値が示され、従って動きベクトル検出部２１
１では複数個の動きベクトルが検出される。

【０１６４】このように動きベクトル検出部２１１で検
出される、参照ブロックの動きベクトルＭＶ₁〜ＭＶ_nは
動きベクトル特定部２１２に供給される。この動きベク
トル特定部２１２では、動きベクトルＭＶ₁〜ＭＶ_nに基
づいて、その参照ブロックを構成する各画素データの動
きベクトルｍｖが特定される。そして、この各画素デー
タの動きベクトルｍｖは出力端子２１３に出力される。

【０１６５】なお、上述したように、１５ラインの画素
データに基づいて、横一行分の全参照ブロックについ
て、それを構成する各画素データに対応した計数値テー
ブルを得ることができる。この場合、この１５ラインの
画素データの後半側のラインの画素データは参照フレー
ムの次の横一行分の参照ブロックについての演算処理に
も使用される。そのため、その後半側のラインの画素デ
ータの入力時には、次の横一行分の参照ブロックについ
ての演算処理も並行して行う必要がある。したがって、
実際には、図１５に示す動きベクトル検出回路２００に
おける、差分絶対値演算器２０４_-1〜２０４_-N、計数値
生成部２０５、半導体メモリ２０６、計数値補正部２０
８、加算器２０９_-1〜２０９_-N、半導体メモリ２１０の
部分は、少なくとも２系統設けられることとなる。

【０１６６】次に、差分絶対値演算器２０４_-1〜２０４
_-Nに関してさらに説明する。図１９Ａは、入力画素と演
算器２０４_-1〜２０４_-N（（０，０）〜（７，７））の
演算対称範囲の配置を示している。図１９Ｂは、参照ブ
ロックを構成する８×８個の画素データ（ａ，ａ）〜
（ｈ，ｈ）を示している。

【０１６７】入力画素と差分絶対値演算をすべき参照ブ
ロックの画素データの位置する範囲（演算対象範囲）
は、各演算器（０，０）〜（７，７）が担当する範囲に
分けられる。各演算器（０，０）〜（７，７）の担当範
囲は１画素である。

【０１６８】図２０に示すように、入力画素が参照ブロ
ックの探索範囲の１ライン目にあり、その演算対象範囲
が参照ブロックの画素データ（ａ，ａ）にかかるとき、
当該参照ブロックを構成する８×８個の画素データに対
応する計数値テーブルを得るための演算が始まる。この
とき、演算器（７，７）にはフレームメモリ２０３（図
１５に図示）から画素データ（ａ，ａ）が入力される。
そして、この演算器（７，７）で、入力画素と画素デー
タ（ａ，ａ）との差分絶対値が求められる。

【０１６９】次に、図２１に示すように、１画素期間後
には、入力画素が１画素だけ右のものに移り、入力画素
の演算対象範囲が参照ブロックの画素データ（ｂ，ａ）
にかかる。このとき、演算器（７，７）にはフレームメ
モリ２０３から画素データ（ｂ，ａ）が入力される。そ
して、この演算器（７，７）で、入力画素と画素データ
（ｂ，ａ）と差分絶対値が求められる。このとき並行し
て、演算器（６，７）にはフレームメモリ２０３から画
素データ（ａ，ａ）が入力される。そして、この演算器
（６，７）で、入力画素と画素データ（ａ，ａ）との差
分絶対値が求められる。

【０１７０】以下、１ライン目については、入力画素が
右隣のものに順次移っていき、担当範囲に参照ブロック
の画素データを含む演算器では、それぞれ入力画素と参
照ブロックの画素データとの演算が並行して行われる。

【０１７１】図２２は、７画素期間後の状態を示してい
る。この状態では、入力画素が７画素だけ右のものに移
り、入力画素の演算対象範囲が参照ブロックの画素デー
タ（ｈ，ａ）までかかる。このとき、演算器（７，７）
〜（０，７）には、それぞれフレームメモリ２０３から
画素データ（ｈ，ａ）〜（ａ，ａ）が入力される。そし
て、この演算器（７，７）〜（０，７）で、それぞれ入
力画素と画素データ（ｈ，ａ）〜（ａ，ａ）との差分絶
対値が求められる。

【０１７２】また、図２３に示すように、入力画素が参
照ブロックに対する探索範囲の２ライン目にあり、その
演算対象範囲が参照ブロックの画素データ（ａ，ａ），
（ａ，ｂ）にかかるとき、演算器（７，７）にはフレー
ムメモリ２０３から画素データ（ａ，ｂ）が入力され
る。そして、この演算器（７，７）で、入力画素と画素
データ（ａ，ｂ）との差分絶対値が求められる。このと
き並行して、演算器（７，６）にはフレームメモリ２０
３から画素データ（ａ，ａ）が入力される。そして、こ
の演算器（７，６）で、入力画素と画素データ（ａ，
ａ）との差分絶対値が求められる。

【０１７３】以下、２ライン目については、入力画素が
右隣のものに順次移っていき、担当範囲に参照ブロック
の画素データを含む演算器では、それぞれ入力画素と参
照ブロックの画素データとの演算が並行して行われる。

【０１７４】以下の３ライン目〜１５ライン目について
も同様であり、入力画素が右隣のものに順次移ってい
き、担当範囲に参照ブロックの画素データを含む演算器
では、それぞれ入力画素と参照ブロックの画素データと
の演算が並行して行われる。

【０１７５】図２４は、入力画素が参照ブロックに対す
る探索範囲の８ライン目にあり、その演算対象範囲が参
照ブロックの画素データ（ａ，ａ）〜（ａ，ｈ）までの
８個の画素データにかかった状態を示している。この状
態では、演算器（７，７）〜（７，０）には、フレーム
メモリ２０３から画素データ（ａ，ｈ）〜（ａ，ａ）が
入力される。そして、この演算器（７，７）〜（７，
０）で、入力画素と画素データ（ａ，ｈ）〜（ａ，ａ）
との差分絶対値が求められる。

【０１７６】図２５は、入力画素が参照ブロックに対す
る探索範囲の１５ライン目にあり、その演算対象範囲が
参照ブロックの左下の画素データ（ａ，ｈ）にかかって
いる状態を示している。この状態では、演算器（７，
０）には、フレームメモリ２０３から画素データ（ａ，
ｈ）が入力される。そして、この演算器（７，０）で、
入力画素と画素データ（ａ，ｈ）との差分絶対値が求め
られる。

【０１７７】図２６は、上述した各演算器２０４_-1〜２
０４_-N（（０，０）〜（７，７））における各ラインの
差分絶対値演算の過程を示している。この図２６におい
て、１〜６４の数字はそれぞれ入力画素と参照ブロック
の画素データ（ａ，ａ）〜（ｈ，ｈ）との演算を示して
いる。

【０１７８】各演算器（０，０）〜（７，７）では、あ
る参照ブロックに関連して、それぞれ、入力画素データ
と参照ブロックを構成する６４個の画素データ（ａ，
ａ）〜（ｈ，ｈ）との差分絶対値演算が行われる。つま
り、各演算器（０，０）〜（７，７）では、それぞれ、
ある参照ブロックとその参照ブロックに対する探索範囲
に存在する１個の候補ブロックとの間の、対応する画素
データ同士による６４個の差分絶対値演算が行われる。
図２７は、一例として、演算器（７，７）における演算
過程を示している。

【０１７９】図２８は、動きベクトル（１個の参照画素
に対する探索範囲の座標）を示している。参照ブロック
の探索範囲には、動きベクトル（ｘ，ｙ）のそれぞれに
対応した６４個の候補ブロックが存在する。そして、参
照ブロックを構成する各画素データに対応した計数値テ
ーブルは、それぞれ、動きベクトル（ｘ，ｙ）のそれぞ
れに対応した６４個の計数値からなっている。

【０１８０】図２９は、半導体メモリ２０６のある１個
の参照ブロックに対応した領域における、その参照ブロ
ックを構成する各画素データ（(a,a)〜(h,h)）に対応し
たそれぞれ計数値テーブルにおける６４個の計数値（そ
れぞれ動きベクトル（+4,+4）〜（-3,-3）に対応してい
る）が、どの計数値記憶領域（アドレス）に記録される
かを示している。

【０１８１】またこの図２９は、各演算器（０，０）〜
（７，７）のそれぞれにおける演算によって、どの動き
ベクトルに対応した計数値を生成するための差分絶対値
が得られるかを示している。すなわち、演算器（０，
０）では、（+4,+4）の動きベクトルに対応した計数値
を生成するための差分絶対値が求められる。同様に、演
算器（１，０）〜（７，７）では、それぞれ（+3,+4）
〜（-3,-3）の動きベクトルに対応した計数値を生成す
るための差分絶対値が求められる。

【０１８２】なお、ある参照ブロックに対応して各演算
器２０４_-1〜２０４_-N（（０，０）〜（７，７））では
上述したように演算が行われるが、ある参照ブロックに
関する演算と並行して、このある参照ブロック（参照ブ
ロックＰ）に対して水平方向の前後に隣接する参照ブロ
ックに関する演算も行われる。すなわち、図２６から明
らかなように、参照ブロックＰに関する演算とその前後
の参照ブロックＰ−１，Ｐ＋１に関する演算とが、時間
的にだぶって行われていることがわかる。

【０１８３】例えば、参照ブロックＰに関する演算は各
ラインの１５画素を用いて行われる。１〜７番目の画素
を用いるときは、参照ブロックＰに関する演算が行われ
ると共に、これと並行して参照ブロックＰ−１に関する
演算が行われる。同様に、９〜１５番目の画素を用いる
ときは、参照ブロックＰに関する演算が行われると共
に、これと並行して参照ブロックＰ＋１に関する演算が
行われる。なお、８番目の画素を用いるときは、参照ブ
ロックＰに関する演算のみが行われる。

【０１８４】例えば、１ライン目で、１番目の画素を用
いるとき、演算器（７，７）では参照ブロックＰに関す
る演算が行われるが、演算器（６，７）〜（０，７）で
は参照ブロックＰ−１に関する演算が行われる。また例
えば、１ライン目で、９番目の画素を用いるときは、演
算器（６，７）〜（０，７）では参照ブロックＰに関す
る演算が行われるが、演算器（７，７）では参照ブロッ
クＰ＋１に関する演算が行われる。

【０１８５】上述したように半導体メモリ２０６の複数
の記憶領域２０６_-1〜２０６_-Nには、それぞれ参照フレ
ームの横一行の参照ブロック数に対応した個数のブロッ
ク記憶領域を有している。さらに、各ブロック記憶領域
には、参照ブロックを構成する画素データの個数分の計
数値記憶領域を有している。そして、複数の演算器２０
４_-1〜２０４_-Nで得られた差分絶対値にそれぞれ対応し
て計数値生成部２０５で生成された計数値は、その計数
値に係る演算器および参照ブロックの画素位置に対応し
た半導体メモリ２０６の計数値記憶領域に書き込まれ
る。このことから、半導体メモリ２０６は、カラム方向
には、複数の演算器２０４_-1〜２０４_-Nのそれぞれに対
応した所定メモリセル単位で、独立してアクセス可能に
構成される。

【０１８６】次に、半導体メモリ２０６の詳細構成につ
いて説明する。図３０は、半導体メモリ２０６の全体構
成を示している。半導体メモリ２０６は、８個のメモリ
部２５０_-1〜２５０_-8から構成されている。各メモリ部
２５０_-1〜２５０_-8は、それぞれ読み出し用のロウデコ
ーダ２５１と、８個の記憶領域と、書き込み用のメイン
ロウデコーダ２５３と、書き込み用のサブロウデコーダ
２５４とから構成されている。

【０１８７】メモリ部２５０_-1，２５０_-2，２５０_-3，
２５０_-4，２５０_-5，２５０_-6，２５０_-7，２５０_-8の
８個の記憶領域は、それぞれ、演算器２０４_-1〜２０４
_-8，２０４_-9〜２０４_-16，２０４_-17〜２０４_-24，２
０４_-25〜２０４_-32，２０４_{- 33}〜２０４_-40，２０４
_-41〜２０４_-48，２０４_-49〜２０４_-56，２０４_-57〜
２０４_-64にそれぞれ対応した、記憶領域２０６_-1〜２
０６_-8，２０６_-9〜２０６_{- 16}，２０６_-17〜２０
６_-24，２０６_-25〜２０６_-32，２０６_-33〜２０
６_-40，２０６_-41〜２０６_-48，２０６_-49〜２０
６_-56，２０６_-57〜２０６_-64（Ｎ＝６４）である。

【０１８８】また、上述したように、６４個の記憶領域
２０６_-1〜２０６_-64は、それぞれ参照フレームの横一
行の参照ブロック数に対応した個数のブロック記憶領域
ＢＭを有している。さらに、各ブロック記憶領域ＢＭに
は、参照ブロックを構成する画素データの個数分、本実
施の形態では６４個の計数値記憶領域を有している。

【０１８９】図３１は、上述した６４個の記憶領域２０
６_-1〜２０６_-64をさらに詳細に示したものである。各
メモリ部２５０_-1〜２５０_-8の８個の記憶領域（例え
ば、２０６_-1〜２０６_-8）は、それぞれ、ロウ方向に６
４ｍ個（ｍは横一行の参照ブロック数）、カラム方向に
８ｎ（ｎは計数値生成部２０５からの計数値の出力ビッ
ト数）のメモリセルがマトリックス状に配置されて構成
されている。

【０１９０】上述したように、ある参照ブロック（参照
ブロックＰ）に関する差分絶対値演算は１ライン目〜１
５ライン目の画素データを用いて行われる。例えば、１
ライン目の画素データを用いて演算が行われるときは、
記憶領域２０６_-57〜２０６_{- 64}の記憶位置に書き込みが
行われる。１ライン目で４画素目の画素データを用いた
演算が行われるとき、演算器（７，７）〜（４，７）で
行われる演算は参照ブロックＰに関する演算であり、演
算器（３，７）〜（０，７）で行われる演算は参照ブロ
ックＰ−１に関する演算である。そのため、記憶領域２
０６_-57〜２０６_-64の、例えば図３１（１ライン目）に
格子縞で示した記憶位置に計数値の書き込みが行われ
る。

【０１９１】また例えば８ライン目の画素データを用い
て演算が行われるときは、記憶領域２０６_-1〜２０６
_-64の記憶位置に書き込みが行われる。８ライン目で６
画素目の画素データを用いた演算が行われるとき、演算
器（７，７）〜（２，７）、（７，６）〜（２，６）、
（７，５）〜（２，５）、（７，４）〜（２，４）、
（７，３）〜（２，３）、（７，２）〜（２，２）、
（７，１）〜（２，１）、（７，０）〜（２，０）で行
われる演算は参照ブロックＰに関する演算であり、演算
器（１，７）〜（０，７）、（１，６）〜（０，６）、
（１，５）〜（０，５）、（１，４）〜（０，４）、
（１，３）〜（０，３）、（１，２）〜（０，２）、
（１，１）〜（０，１）、（１，０）〜（０，０）で行
われる演算は参照ブロックＰ−１に関する演算である。
そのため、記憶領域２０６_-1〜２０６_-64の、例えば図
３１（８ライン目）に格子縞で示した記憶位置に計数値
の書き込みが行われる。

【０１９２】次に、メモリ部２５０_-1〜２５０_-8におけ
る書き込み用のメインロウデコーダ２５３およびサブロ
ウデコーダ２５４についてさらに説明する。上述したよ
うに、メモリ部２５０_-1においては、カラム方向に並ぶ
複数のメモリセルを、差分絶対値演算器２０４_-1〜２０
４_-8（（０，０）〜（７，０））のそれぞれに対応した
ｎ個毎のセクションを独立してアクセスする必要があ
る。そのため、メモリ部２５０_-1においては、メインロ
ウデコーダ２５３によりアクセスすべきロウ位置が指定
され、サブロウデコーダ２５４によりその指定されたロ
ウ位置にある８個のセクションのうちアクセスすべきセ
クションが指定される。

【０１９３】また、上述したように、メモリ部２５０_-1
においては、２個の参照ブロックに対応したブロック記
憶領域ＢＭに存在する２つのロウ位置を同時にアクセス
する必要がある。またその場合、２つのロウ位置では、
カラム方向に互いに異なるセクションをアクセスする必
要がある。そのため、メモリ部２５０_-1においては、メ
インロウデコーダ２５３によりアクセスすべき２つのロ
ウ位置が同時に指定され、サブロウデコーダ２５４によ
りその指定された２つのロウ位置でカラム方向に互いに
異なるセクションが指定される。

【０１９４】以上のことは、メモリ部２５０_-2〜２５０
_-8においても同様である。以下、メモリ部２５０_-1を例
にとり、図３２を参照して、メインロウデコーダ２５３
およびサブロウデコーダ２５４、さらにはワード線構成
の具体例を説明する。ここでは、参照ブロックＰに対応
した記憶領域およびこれに隣接した参照ブロックＰ＋１
に対応した記憶領域を中心に説明するが、その他の参照
ブロックに対応した記憶領域はそれらの記憶領域を繰り
返した構成となっている。

【０１９５】図において、カラム方向に連続したグロー
バルワード線ＷＬ_i，ＷＬ_i+1，ＷＬ _i+2，ＷＬ_i+3，・・
・は参照ブロックＰに対応した記憶領域に配設されたも
のである。グローバルワード線ＷＬ_i，ＷＬ_i+1，ＷＬ
_i+2，ＷＬ_i+3，・・・のそれぞれに対応して、セクショ
ン毎に分割された分割ワード線としてのセクションワー
ド線ＷＬs₀，ＷＬs₁，ＷＬs₂，・・・，ＷＬs₇（ＷＬ
s₀，ＷＬs₁，ＷＬs₂のみ図示）が配設されている。

【０１９６】また、カラム方向に連続したグローバルワ
ード線ＷＬ_i+64，ＷＬ_i+65，ＷＬ_{i+ 66}，ＷＬ_i+67，・・
・は参照ブロックＰ＋１に対応した記憶領域に配設され
たものである。グローバルワード線ＷＬ_i+64，Ｗ
Ｌ_i+65，ＷＬ_i+66，ＷＬ_i+67，・・・のそれぞれに対応
して、セクション毎に分割された分割ワード線としての
セクションワード線ＷＬs₀，ＷＬs₁，ＷＬs₂，・・・，
ＷＬs₇（ＷＬs₀，ＷＬs₁，ＷＬs₂のみ図示）が配設され
ている。

【０１９７】ここで、１本のセクションワード線は、上
述したあるブロック記憶領域ＢＭに存在する１個の計数
値記憶領域に対応している。この１本のセクションワー
ド線には、カラム方向に並ぶｎ個のメモリセル１３１が
接続されている。また、セクションワード線ＷＬs₀，Ｗ
Ｌs₁，ＷＬs₂，・・・，ＷＬs₇の部分は、それぞれ記憶
領域２０６_-1，２０６_-2，２０６_-3，・・・，２０６_-8
に対応している。

【０１９８】また、メインロウデコーダ２５３は、ロウ
デコーダＲＤＥＣと、各グローバルワード線に対応して
配設されたオア（ＯＲ）ゲートおよびノア（ＮＯＲ）ゲ
ートからなっている。

【０１９９】参照ブロックＰに対応した記憶領域のグロ
ーバルワード線ＷＬ_i，ＷＬ_i+1，ＷＬ_i+2，ＷＬ_i+3，・
・・に対応してオアゲートＧＴ_i，ＧＴ_i+1，ＧＴ_i+2，
ＧＴ_{i +3}，・・・が配設されている。これらオアゲート
ＧＴ_i，ＧＴ_i+1，ＧＴ_i+2，ＧＴ_i+3，・・・の出力側
は、それぞれグローバルワード線ＷＬ_i，ＷＬ_i+1，ＷＬ
_{i +2}，ＷＬ_i+3，・・・に接続されている。

【０２００】参照ブロックＰ＋１に対応した記憶領域の
グローバルワード線ＷＬ_i+64，ＷＬ _i+65，ＷＬ_i+66，Ｗ
Ｌ_i+67，・・・に対応してノアゲートＧＴ_i+64，ＧＴ
_i+65，ＧＴ_i+66，ＧＴ_i+67，・・・が配設されている。
これらノアゲートＧＴ_i+64，ＧＴ_i+65，ＧＴ_i+66，ＧＴ
_i+67，・・・の出力側は、それぞれそれぞれグローバル
ワード線ＷＬ_i+64，ＷＬ_i+65，ＷＬ_i+66，ＷＬ_i+67，・
・・に接続されている。

【０２０１】ロウデコーダＲＤＥＣには、各グローバル
ワード線に対応した信号出力端子、反転信号出力端子を
備えている。グローバルワード線ＷＬ_i，ＷＬ_i+1，ＷＬ
_i+2，ＷＬ_i+3，・・・に対応した信号出力端子に出力さ
れる信号（“１”または“０”）は、それぞれオアゲー
トＧＴ_i，ＧＴ_i+1，ＧＴ_i+2，ＧＴ_i+3，・・・の一方の
入力側に供給される。これらオアゲートＧＴ_i，Ｇ
Ｔ_i+1，ＧＴ_i+2，ＧＴ_i+3，・・・の他方の入力側に
は、それぞれ参照ブロックＰ−１に対応した記憶領域の
グローバルワード線に対応したロウデコーダＲＤＥＣの
反転信号出力端子に出力される信号が反転されて供給さ
れる。

【０２０２】また、グローバルワード線ＷＬ_i+64，ＷＬ
_i+65，ＷＬ_i+66，ＷＬ_i+67，・・・に対応した反転信号
出力端子に出力される信号（“１”または“０”）は、
それぞれノアゲートＧＴ_i+64，ＧＴ_i+65，ＧＴ_i+66，Ｇ
Ｔ_i+67，・・・の一方の入力側に反転されて供給され
る。これらノアゲートＧＴ_i+64，ＧＴ_i+65，ＧＴ_i+66，
ＧＴ_i+67，・・・の他方の入力側には、それぞれ参照ブ
ロックＰに対応した記憶領域のグローバルワード線ＷＬ
_i，ＷＬ_i+1，ＷＬ_i+2，ＷＬ_i+3，・・・に対応したロウ
デコーダＲＤＥＣの信号出力端子に出力される信号がそ
のまま供給される。

【０２０３】また、サブロウデコーダ２５４は、各セク
ションワード線に対応して配設されたアンド（ＡＮＤ）
ゲートからなっている。各アンドゲートの出力側はそれ
ぞれ対応するセクションワード線に接続されている。参
照ブロックＰに対応した記憶領域の各セクションワード
線に対応しては、それぞれアンドゲートＡＧ_Pが配設さ
れている。各アンドゲートＡＧ_Pの一方の入力側には、
対応するグローバルワード線に得られる信号（“１”ま
たは“０”）が供給される。参照ブロックＰ＋１に対応
した記憶領域の各セクションワード線に対応しては、そ
れぞれアンドゲートＡＧ_P+1が配設されている。各アン
ドゲートＡＧ_P+1の一方の入力側には、対応するグロー
バルワード線に得られる信号（“１”または“０”）が
反転されて供給される。

【０２０４】また、ロウ方向に並ぶアンドゲートＡ
Ｇ_P，ＡＧ_P+1には、バッファＢＦ₀，ＢＦ₁，ＢＦ₂，・
・・，ＢＦ₇（ＢＦ₀，ＢＦ₁，ＢＦ₂のみ図示）を介して
共通の制御信号（“１”または“０”）が供給される。
この場合、この制御信号は、アンドゲートＡＧ_Pにはそ
のまま供給されるが、アンドゲートＡＧ_P+1には反転し
て供給される。

【０２０５】以上の構成において、参照ブロックＰ，Ｐ
＋１に対応した記憶領域の所定のグローバルワード線、
例えばＷＬ_i+2，ＷＬ_i+66を活性化し、そしてグローバ
ルワード線ＷＬ_i+2に対応したセクションワード線ＷＬs
₀，ＷＬs₁を活性化すると共に、グローバルワード線Ｗ
Ｌ_i+66に対応したセクションワード線ＷＬs₂〜ＷＬs₇を
活性化する場合の動作について説明する。

【０２０６】この場合、ロウデコーダＲＤＥＣは、グロ
ーバルワード線ＷＬ_i，ＷＬ_i+1，ＷＬ_i+2，ＷＬ_i+3，・
・・に対応した信号出力端子のうち、グローバルワード
線ＷＬ_i+2に対応した信号出力端子には“１”を出力
し、その他の信号出力端子には“０”を出力する。ま
た、ロウデコーダＲＤＥＣは、グローバルワード線ＷＬ
_{i+ 64}，ＷＬ_i+65，ＷＬ_i+66，ＷＬ_i+67，・・・に対応し
た信号出力端子の全てに“１”を出力する。またこの場
合、参照ブロックＰ−１に対応した記憶領域のグローバ
ルワード線に対応した信号出力端子の全てに“１”を出
力する。

【０２０７】これにより、オアゲートＧＴ_i+2の出力側
に“１”が得られ、このオアゲートＧＴ_i+2の出力側に
接続されているグローバルワード線ＷＬ_i+2は活性化さ
れる。また同時に、ノアゲートのＧＴ_i+66の出力側に
“０”が得られ、このノアゲートＧＴ_i+66の出力側に接
続されているグローバルワード線ＷＬ_i+66は活性化され
る。

【０２０８】また、セクションワード線ＷＬs₀，ＷＬs₁
に対応して、それぞれロウ方向に並ぶアンドゲートＡＧ
_P，ＡＧ_P+1にそれぞれ制御信号として“１”を入力す
る。また、セクションワード線ＷＬs₂〜ＷＬs₇に対応し
て、それぞれロウ方向に並ぶアンドゲートＡＧ_P，ＡＧ
_P+1にそれぞれ制御信号として“０”を入力する。

【０２０９】これにより、グローバルワード線ＷＬ_i+2
に対応した８本のセクションワード線のうち、セクショ
ンワード線ＷＬs₀，ＷＬs₁のみ“１”が印加された状態
となって活性化される。また同時に、グローバルワード
線ＷＬ_i+66に対応した８本のセクションワード線のう
ち、セクションワード線ＷＬs₂〜ＷＬs₇のみ“１”が印
加された状態となって活性化される。

【０２１０】以上は、参照ブロックＰ，Ｐ＋１に対応し
た記憶領域の２つのロウ位置にあるグローバルワード線
（セクションワード線）を同時に活性化する動作を説明
したが、その他の２つの参照ブロックに対応した記憶領
域の２つのロウ位置にあるグローバルワード線（セクシ
ョンワード線）を同時に活性化する場合にも同様の動作
によって行うことができる。

【０２１１】例えば、参照ブロックＰ＋１，Ｐ＋２に対
応した記憶領域の２つのロウ位置にあるグローバルワー
ド線（セクションワード線）を同時に活性化する場合、
ロウデコーダＲＤＥＣは、参照ブロックＰ＋１に対応し
た記憶領域の８本のグローバルワード線のうち、活性化
すべきグローバルワード線に対応した反転信号出力端子
に“０”を出力し、その他の反転信号出力端子に“１”
を出力する。また、ロウデコーダＲＤＥＣは、参照ブロ
ックＰ＋２の記憶領域の８本のグローバルワード線に対
応した信号出力端子の全てに“０”を出力する。また、
この場合、ロウデコーダＲＤＥＣは、参照ブロックＰの
記憶領域の８本のグローバルワード線に対応した信号出
力端子の全てに“０”を出力する。

【０２１２】次に、複数の加算器２０９_-1〜２０９_-Nお
よびヒストグラムテーブル生成用の半導体メモリ２１０
の詳細を説明する。複数の加算器２０９_-1〜２０９_-Nと
半導体メモリ２１０は一体化されており、複数の加算器
２０９_-1〜２０９_-Nを構成するそれぞれのビット単位の
複数の加算部は、半導体メモリ２１０のカラムのピッチ
に揃えて配されている。

【０２１３】図３３は、加算器２０９_-1およびそれに対
応した半導体メモリ２１０の記憶領域２１０_-1の部分の
詳細構成を示したものである。なお、説明は省略する
が、加算器２０９_-2〜２０９_-Nおよびそれに対応した半
導体メモリ２１０の記憶領域２１０_-2〜２１０_-Nの部分
についても同様に構成されている。

【０２１４】図３３において、記憶領域２１０_-1には、
カラム方向にｎ個、ロウ方向に１個のメモリセル(Memor
y Cell)１３０が配されている。この場合、カラム方向
に並ぶｎ個のメモリセル１３０によって、１つの度数記
憶領域が構成されている。メモリセル１３０は、上述の
図９で説明したように、書き込みおよび読み出し用の第
１のポートと読み出し専用の第２のポートとを有する２
ポート構成のものである。

【０２１５】カラム方向に並ぶメモリセル１３０に沿っ
て、ワード線ＷＬ、および読み出し専用ワード線ＷＲＬ
が配されている。ワード線ＷＬはメモリセル１３０の端
子１３に接続され、読み出し専用ワード線ＷＲＬはメモ
リセル１３０の端子１７に接続される。

【０２１６】また、カラム方向に並ぶｎ個のメモリセル
１３０に、それぞれビット線ＢＬ₀〜ＢＬ_n-1，/ＢＬ₀〜
/ＢＬ_n-1、および読み出し専用ビット線ＢＲＬ₀〜ＢＲ
Ｌ_{n- 1}が接続されている。上述したように、ビット線Ｂ
Ｌ₀〜ＢＬ_n-1はメモリセル１３０の端子１４に接続さ
れ、ビット線/ＢＬ₀〜/ＢＬ_n-1はメモリセル１３０の端
子１５に接続され、読み出し専用ビット線ＢＲＬ₀〜Ｂ
ＲＬ_n-1はメモリセル１３０の端子１６に接続される。

【０２１７】この図３３におけるその他の構成は、図８
における加算器１２５_-1および記憶領域１２６_-1の構成
と同様とされる。図３３に示す加算器２０９_-1および記
憶領域２１０_-1の部分の動作を説明する。まず、カラム
方向に並ぶｎ個のメモリセル１３０によって１個の度数
記憶領域が構成されているが、このｎ個のメモリセル１
３０の記憶データをクリアする動作について説明する。

【０２１８】度数記憶領域を構成するｎ個のメモリセル
１３０の記憶データをクリアする場合、書き込み制御信
号φ_Wおよびクリア制御信号φ_CLRはアクティブ、つまり
“１”とされ、読み出し制御信号φ_Rおよびイコライズ
制御信号φ_EQはインアクティブ、つまり“０”とされ、
さらにワード線ＷＬがワード線が活性化される。

【０２１９】この場合、クリア制御信号φ_CLRがアクテ
ィブとされてトランジスタＱ５１がオンとなる。そのた
め、“０”のデータが生成され、このデータがビット線
ＢＬ ₀〜ＢＬ_n-1に出力される。したがって、ワード線Ｗ
Ｌを活性化することで、度数記憶領域を構成するｎ個の
メモリセル１３０には“０”のデータが書き込まれ、記
憶データのクリアが行われる。

【０２２０】次に、度数記憶領域（ｎ個のメモリセル１
３０）に記憶されている記憶データＭＤ₀〜ＭＤ_n-1に、
８ビットの計数値Ｄ₀〜Ｄ₇を、加算器２０９_-1（加算部
１４０₁〜１４０_n-1）で足し込み、そして加算器２０９
_-1で得られた足し込みデータＡＤ₀〜ＡＤ_n-1を、当該度
数記憶領域に書き戻す動作について説明する。

【０２２１】所定の度数記憶領域に記憶されている記憶
データＭＤ₀〜ＭＤ_n-1に、８ビットの計数値Ｄ₀〜Ｄ₇を
足し込む場合、最初に、イコライズ制御信号φ_EQはアク
ティブ、つまり“１”とされ、書き込み制御信号φ_W、
読み出し制御信号φ_Rおよびクリア制御信号φ_CLRはイン
アクティブ、つまり“０”とされ、ビット線対ＢＬ₀，/
ＢＬ₀〜ＢＬ_n-1，/ＢＬ_n-1のイコライズ（プリチャー
ジ）が行われる。

【０２２２】この場合、ビット線対ＢＬ₀，/ＢＬ₀に関
しては、イコライズ制御信号φ_EQがアクティブとされて
トランジスタＱ３１〜Ｑ３３の全てがオンとなり、ビッ
ト線ＢＬ₀およびビット線/ＢＬ₀に電源の電位が印加さ
れ、これらビット線ＢＬ₀およびビット線/ＢＬ₀は同電
位となる。他のビット線対ＢＬ₁，/ＢＬ₁〜ＢＬ_n-1，/
ＢＬ_n-1に関しても同様である。

【０２２３】このようにビット線対ＢＬ₀，/ＢＬ₀〜Ｂ
Ｌ_n-1，/ＢＬ_n-1のイコライズが行われた状態で、読み
出し制御信号φ_Rはアクティブ、つまり“１”とされ、
書き込み制御信号φ_W、イコライズ制御信号φ_EQおよび
クリア制御信号φ_CLRはインアクティブ、つまり“０”
とされ、さらにワード線ＷＬが活性化される。

【０２２４】これにより、度数記憶領域を構成するｎ個
のメモリセル１３０の記憶データＭＤ₀〜ＭＤ_n-1が、そ
れぞれビット線対ＢＬ₀，/ＢＬ₀〜ＢＬ_n-1，/ＢＬ_n-1お
よびセンスアンプＳＡ₀〜ＳＡ_n-1を介して読み出され、
加算部１４０₀〜１４０_n-1のＢ側の入力端子にそれぞれ
入力される。したがって、度数記憶領域に記憶されてい
る記憶データＭＤ₀〜ＭＤ_n-1に、８ビットの計数値Ｄ₀
〜Ｄ₇が足し込まれる。

【０２２５】そして、加算部１４０₀〜１４０_n-1におけ
る加算出力、つまり足し込みデータＡＤ₀〜ＡＤ_n-1が有
効になったところで、書き込み制御信号φ_Wはアクティ
ブ、つまり“１”とされ、読み出し制御信号φ_R、イコ
ライズ制御信号φ_EQおよびクリア制御信号φ_CLRはイン
アクティブ、つまり“０”とされ、さらにワード線ＷＬ
が活性化される。

【０２２６】この場合、加算部１４０₀の部分に関し
て、足し込みデータＳ₀が“１”である場合には、トラ
ンジスタＱ１１はオン、トランジスタＱ１２はオフとな
り、ビット線/ＢＬ₀に“０”が出力されることから、度
数記憶領域を構成するｎ個のメモリセル１３０のうち、
当該加算部１４０₀に対応するメモリセル１３０には、
“１”のデータが記憶される。一方、加算部１４０₀の
部分に関して、足し込みデータＳ₀が“０”である場合
には、トランジスタＱ１１はオフ、トランジスタＱ１２
はオンとなり、ビット線ＢＬ₀に“０”が出力されるこ
とから、度数記憶領域を構成するｎ個のメモリセル１３
０のうち、当該加算部１４０₀に対応するメモリセル１
３０には、“０”のデータが記憶される。

【０２２７】他の加算部１４０₁〜１４０_n-1の部分に関
しても同様である。これにより、加算器２０９_-1で得ら
れた足し込みデータＡＤ₀〜ＡＤ_n-1は、度数記憶領域を
構成するｎ個のメモリセル１３０に書き戻される。

【０２２８】なお、足し込みの動作において、オーバフ
ローとなる場合には、加算部１４０ _n-1のキャリ出力端
子Ｃ_OUTに得られるＭＳＢのキャリ出力Ｃ_MSBが“１”と
なるため、トランジスタＱ１３はオフとなり、足し込み
データＡＤ₀〜ＡＤ_n-1が、度数記憶領域を構成するｎ個
のメモリセル１３０に書き込まれることはない。

【０２２９】その代わり、この場合、トランジスタＱ６
１がオンとなる他に、トランジスタＱ６２もオンとなる
ので、ビット線/ＢＬ₀〜/ＢＬ_n-1にそれぞれ“０”の信
号が出力される。したがって、度数記憶領域を構成する
ｎ個のメモリセル１３０のそれぞれに“１”のデータが
書き込まれる。つまり、この度数記憶領域には最大値が
記憶される。

【０２３０】次に、度数記憶領域に記憶された、度数
（計数値）の累積値を、読み出す場合の動作を説明す
る。最初に、プリチャージ制御信号/φ_RPCがアクティ
ブ、つまり“１”とされ、読み出し専用ビット線ＢＲＬ
₀〜ＢＲＬ_n-1のプリチャージが行われる。この場合、ト
ランジスタＱ４１はオンとなり、読み出し専用ビット線
ＢＲＬ₀〜ＢＲＬ_n-1のそれぞれに電源の電位が印加され
る。

【０２３１】このように読み出し専用ビット線ＢＲＬ₀
〜ＢＲＬ_n-1のプリチャージが行われた状態で、読み出
し専用ワード線ＷＲＬが活性化される。これにより、度
数記憶領域を構成するｎ個のメモリセル１３０の記憶デ
ータΣ₀〜Σ_n-1が、それぞれ読み出し専用ビット線ＢＲ
Ｌ₀〜ＢＲＬ_n-1に得られる。ここで、記憶データΣ₀〜
Σ_n-1は、ｎビットの度数の累積値を構成している。

【０２３２】以上説明したように、図１５に示す動きベ
クトル検出回路２００においては、参照フレームの所定
の参照ブロックを構成する画素データとこの画素データ
に対応した探索フレームの探索範囲に存在する複数の画
素データとの間の差分絶対値演算を行い、参照ブロック
を構成する各画素データ毎に、探索範囲の各画素位置に
対応して、差分絶対値がその閾値より小さいときは計数
値として０以外の値を配し、差分絶対値がその閾値以上
のときは計数値として０を配した計数値テーブルを生成
し、参照ブロックを構成する各画素データに対応した計
数値テーブルの各計数値を度数とし、この度数を探索範
囲の画素位置毎に足し込んでヒストグラムテーブルを生
成し、このヒストグラムテーブルの度数の極大値に基づ
いて参照ブロックの動きベクトルＭＶ₁〜ＭＶ_nを検出す
るものである。

【０２３３】この場合、このヒストグラムテーブルにお
ける度数の極大値は、参照ブロック内に存在する動きに
対応した動きベクトルを表している。マッチング度合い
が高く差分絶対値がその閾値より小さいときのみ計数値
として０以外の値を配して計数値テーブルを生成するも
のであって、ヒストグラムテーブルはマッチング度合い
が高いもののみによって生成されることとなり、その度
数の分布はより先鋭化されたものとなる。そのため、参
照ブロック内に動きの異なるものが複数混在する場合に
は、ヒストグラムテーブルに複数個の極大値が明瞭に分
離して示され易くなる。したがって、参照ブロックの一
個または複数個の動きベクトルＭＶ₁〜ＭＶ_nを正しく検
出できる。

【０２３４】なお、差分絶対値がその閾値より小さいと
きに配する計数値を正の値としているが（表１参照）、
これを負の値としてもよい。その場合、ヒストグラムテ
ーブルには、参照ブロック内に存在する動きに対応した
動きベクトルを表す度数の極小値が示される。この場合
であっても、上述した実施の形態と同様に、ヒストグラ
ムテーブルに基づいて、参照ブロックの動きベクトルを
正しく検出できる。

【０２３５】また、マッチング度合いが高く差分絶対値
がその閾値より小さいときに配する計数値を一定値とす
るのではなく、差分絶対値が小さい程、つまりマッチン
グの度合いが高い程、絶対値の大きな値としているの
で、ヒストグラムテーブルの度数の分布を一層先鋭化で
きる利益がある。

【０２３６】また、補正係数取得部２０７では、参照ブ
ロックを構成する各画素データ毎にアクティビティＡを
求め、この各画素データ毎に、アクティビティＡの最大
アクティビティＡ_maxに対する割合が高い程大きな値を
補正係数ｋとして得て、参照ブロックを構成する各画素
データに対応した計数値テーブルの計数値に、それぞれ
この各画素データに対応した補正係数ｋを掛けて補正す
るものであり、アクティビティＡによるマッチングの度
合い、つまり差分絶対値の変化による不具合を軽減でき
る。

【０２３７】なお、補正係数取得部２０７で補正係数ｋ
を求め、計数値補正部２０８でこの補正係数ｋを計数値
に掛けて補正するものであったが、この代わりに、計数
値生成部２０５で差分絶対値に対応して計数値を生成す
る際に用いられる閾値を、アクティビティが大きい程大
きくするように変更してもよい。この場合、計数値を補
正係数ｋで補正する場合と同様に、周囲におけるアクテ
ィビティが大きな参照ブロックの画素データに対応した
計数値テーブルの計数値に関しては、その絶対値が大き
くなる。これにより、アクティビティによるマッチング
の度合い、つまり差分絶対値の変化による不具合を軽減
できる。

【０２３８】また、探索フレームとしての入力フレーム
を次フレームの参照フレームとして格納する参照フレー
ムメモリ２０３を備え、複数の差分絶対値演算器２０４
_-1〜２０４_-Nで、入力フレームの画素データが入力され
る都度、その画素データと、フレームメモリ２０３より
読み出される、その画素データを探索範囲に含む参照フ
レームの所定の参照ブロックの画素データとの差分絶対
値を演算するものである。したがって、探索フレームを
一旦フレームメモリに記憶し、その後に改めて処理のた
めに読み出すといった無駄な動作を排除でき、効率よく
動きベクトルを検出できる。

【０２３９】また、半導体メモリ２０６のカラム方向に
延びる各ワード線は、複数の記憶領域２０６_-1〜２０６
_-Nにそれぞれ対応して分割された複数のセクションワー
ド線からなり、半導体メモリ２０６は任意のワード線を
構成する複数のセクションワード線のうち任意のセクシ
ョンワード線を選択的に活性化させるためのロウデコー
ド手段としてのメインロウデコーダ２５３およびサブロ
ウデコーダ２５４を有するものであり、半導体メモリ２
０６には、カラム方向にセクションワード線単位で独立
してアクセスできる。

【０２４０】また、半導体メモリ２０６の複数の記憶領
域２０６_-1〜２０６_-Nは、それぞれ複数の参照ブロック
に係る計数値を記憶するための複数のブロック記憶領域
ＢＭがロウ方向に配列されてなり、メインロウデコーダ
２５３は２つの連続するブロック記憶領域ＢＭに対応し
たグローバルワード線を活性化させ、サブロウデコーダ
２５４はその２つのグローバルワード線に対応してそれ
ぞれ活性化させるセクションワード線を互いに異なる記
憶領域に対応したセクションワード線とするものであ
る。

【０２４１】したがって、複数の差分絶対値演算器２０
４_-1〜２０４_-Nで２つの参照ブロックに関係する差分絶
対値演算が並行して行われても、計数値生成部２０５で
生成された計数値を参照ブロック毎にロウ方向の異なる
ワード線位置に振り分けて書き込むことが可能となり、
半導体メモリ２０６に参照ブロック別に、計数値テーブ
ルを得ることができる。

【０２４２】また、加算器２０９_-1〜２０９_-Nおよび半
導体メモリ２１０が一体化され、加算器を構成するビッ
ト単位の複数の加算部１４０₀〜１４０_n-1が、半導体メ
モリ２１０のカラムのピッチに揃えて配されるものであ
る（図３３参照）。したがって、加算器２０９_-1〜２０
９_-Nから半導体メモリ２１０への足し込みデータの供給
および半導体メモリ２１０から加算器２０９_-1〜２０９
_-Nへの記憶データの供給を効率的に行うことができる。

【０２４３】また、半導体メモリ２１０が、複数の加算
器に関連して設けられた書き込みおよび読み出し用の第
１のポートと、度数の累積値を読み出すための読み出し
専用の第２のポートとを有するものである（図４６参
照）。したがって、半導体メモリ２１０の記憶データの
読み出しを、加算器２０９_-1〜２０９_-Nによる演算とは
別個独立して行うことができる。

【０２４４】また、半導体メモリ２１０の度数記憶領域
を構成するメモリセル１３０の記憶データをクリアする
際に、トランジスタＱ５１をオンとして、クリアするた
めの“０”データを生成し、このデータをメモリセル１
３０に書き込みデータとして供給するものであり、外部
からクリアするためのデータを入力することなく、半導
体メモリ２１０を容易にクリアすることができる。

【０２４５】また、加算器２０９_-1〜２０９_-Nをそれぞ
れ構成する複数の加算部１４０₀〜１４０_n-1による演算
結果がオーバフローとなる場合、複数の加算部１４０₀
〜１４０_n-1に対応した半導体メモリ２１０の度数記憶
領域に最大値を記憶（セット）するものであり、この度
数記憶領域に誤った小さな値が度数累積値として記憶さ
れ、動きベクトルの検出誤りが生じることを防止でき
る。

【０２４６】また、半導体メモリ２１０の記憶領域２１
０_-1〜２１０_-Nでは、ビット線ＢＬ ₀〜ＢＬ_n-1をトラン
ジスタＱ５１を介して接地し、このトランジスタＱ５１
のゲートにクリア制御信号/φ_CLRを入力する構成とし、
クリア信号φ_CLRをアクティブとしたとき、度数記憶領
域を構成するｎ個のメモリセル１３０に“０”のデータ
が書き込まれてクリアされるものを示した（図３３参
照）。

【０２４７】ここで、図３３に破線図示するように、ビ
ット線/ＢＬ₀〜/ＢＬ_n-1をトランジスタＱ５２を介して
接地し、このトランジスタＱ５２のゲートにクリア制御
信号/φ_CLRを入力する構成とした場合、クリア信号φ
_CLRをアクティブとしたとき、トランジスタＱ５２で
“１”のデータが生成され、所定の記憶部を構成するｎ
個のメモリセル１３０に“１”のデータが書き込まれ
る。

【０２４８】したがって、ビット線対ＢＬ₀，/ＢＬ₀〜
ＢＬ_n-1，/ＢＬ_n-1のそれぞれに対応してトランジスタ
Ｑ５１，Ｑ５２を設けておき、それらのいずれかを選択
的にビット線に接続し、クリア信号φ_CLRをアクティブ
としたとき度数記憶領域を構成するｎ個のメモリセル１
３０に、所定のデータをプリセットするようにしてもよ
い。このプリセットデータを工夫することで、例えば平
坦な絵柄の部分においては（０，０）等の特定の動きベ
クトルが検出されやすくできる。このプリセットの設定
は、半導体装置の設計時に予め決めておけばよく、従っ
てコンタクトレイヤのプログラムなどによって設定する
ことが想定される。

【０２４９】また、加算器２０９_-1〜２０９_-Nおよびヒ
ストグラムテーブル生成用の半導体メモリ２１０とを一
体化したものであるが、さらに計数値補正部２０８、動
きベクトル検出部２１１等をも一体化するようにしても
よい。

【０２５０】また、動きベクトル検出部２１１で検出さ
れた参照ブロックの動きベクトルＭＶ₁〜ＭＶ_nに基づい
て、動きベクトル特定部２１２で、その参照ブロックを
構成する各画素データの動きベクトルｍｖを特定するこ
とができる。上述したように、参照ブロックの動きベク
トルを正しく検出できることから、その動きベクトルに
基づいて特定される各画素データの動きベクトルもより
精度の高いものとなる。

【０２５１】さらに、動きベクトル特定部２１２では、
このように特定される参照ブロックを構成する各画素デ
ータの動きベクトルｍｖから孤立した動きベクトルを除
去する等の補正処理を行うので、この各画素データの動
きベクトルの精度をさらに高めることができる。

【０２５２】

【発明の効果】この発明によれば、演算器およびメモリ
が一体化され、演算器を構成するビット単位の複数の演
算部がメモリのカラムのピッチに揃えて配されるもので
あり、演算器からメモリへの演算データの供給および半
導体メモリから演算器への記憶データの供給を効率的に
行うことができる。

【０２５３】また、この発明によれば、演算器は加算器
であり、入力データとメモリの記憶データとを複数の演
算部で加算し、この加算データをメモリに記憶データと
して記憶するものであり、メモリの記憶データに入力デ
ータを順次足し込むことを良好に行うことができる。

【０２５４】また、この発明によれば、メモリが、複数
の演算部に関連して設けられた書き込みおよび読み出し
用の第１のポートと読み出し専用の第２のポートとを有
するものであり、メモリの記憶データの読み出しを、演
算器による演算とは別途独立して行うことができる。

【０２５５】また、この発明によれば、メモリをクリア
またはプリセットするためのデータを生成し、このデー
タによってメモリをクリアまたはプリセットするもので
あり、外部からクリアまたはプリセットするためのデー
タを入力することなく、メモリを容易にクリアまたはプ
リセットすることができる。

【０２５６】また、この発明によれば、演算器を構成す
る複数の演算部による演算結果がオーバフローとなる場
合、複数の演算部に対応したメモリの所定領域に最大値
をセットするものであり、この半導体メモリの所定領域
に演算結果として誤った小さな値が記憶されることを防
止できる。

【図面の簡単な説明】

【図１】実施の形態としての動き補償予測符号化装置の
構成を示すブロック図である。

【図２】動き検出のためのブロックマッチング法を説明
するための図である。

【図３】動き検出のためのブロックマッチング法を説明
するための図である。

【図４】動き検出のためのブロックマッチング法を説明
するための図である。

【図５】動き検出のためのブロックマッチング法を説明
するための図である。

【図６】動きベクトル検出回路の構成を示すブロック図
である。

【図７】１個の参照画素とＮ個の探索範囲画素との１対
Ｎのマッチング演算を説明するための図である。

【図８】半導体メモリと加算器とを一体化した構成を示
す図である。

【図９】メモリセルの構成を示す図である。

【図１０】ブロックマッチング法の問題点（複数の動き
がある場合）を説明するための図である。

【図１１】動きベクトル検出方法の概略を説明するため
の図である。

【図１２】相関値テーブルの一例（２つの動きがある場
合）を示す図である。

【図１３】ヒストグラムテーブルの一例（２つの動きが
ある場合）を示す図である。

【図１４】アクティビティを求めるための画素データ例
を示す図である。

【図１５】動きベクトル検出回路の構成を示すブロック
図である。

【図１６】入力フレームが探索フレームであって過去フ
レームが参照フレームである場合における、動きベクト
ル検出のためのマッチング演算を説明するための図であ
る。

【図１７】参照ブロックと探索範囲との関係を示す図で
ある。

【図１８】動きベクトル特定部の構成を示すブロック図
である。

【図１９】入力画素データと参照ブロックと演算器との
関係を示す図である。

【図２０】入力画素データの演算対象範囲と参照ブロッ
クとの位置関係を示す図である。

【図２１】入力画素データの演算対象範囲と参照ブロッ
クとの位置関係を示す図である。

【図２２】入力画素データの演算対象範囲と参照ブロッ
クとの位置関係を示す図である。

【図２３】入力画素データの演算対象範囲と参照ブロッ
クとの位置関係を示す図である。

【図２４】入力画素データの演算対象範囲と参照ブロッ
クとの位置関係を示す図である。

【図２５】入力画素データの演算対象範囲と参照ブロッ
クとの位置関係を示す図である。

【図２６】所定の参照ブロックを構成する各画素データ
に対応した計数値テーブルを得る際の、複数の差分絶対
値演算器における演算過程を示す図である。

【図２７】演算器（７，７）における演算過程を示す図
である。

【図２８】動きベクトル（１参照画素の探索範囲の座
標）を示す図である。

【図２９】動きベクトルと計数値テーブル生成用メモリ
における記憶位置との対応関係を示す図である。

【図３０】半導体メモリの全体構成を示す図である。

【図３１】半導体メモリの記憶領域の構成を示す図であ
る。

【図３２】メモリ部のメイン・サブロウデコーダとワー
ド線の構成を示す図である。

【図３３】半導体メモリと加算器とを一体化した構成を
示す図である。

【符号の説明】

１００・・・動き補償予測符号化装置、１０１・・・入
力端子、１０２・・・減算器、１０３・・・ＤＣＴ回
路、１０４・・・量子化回路、１０５・・・出力端子、
１０６・・・逆量子化回路、１０７・・・逆ＤＣＴ回
路、１０８・・・加算器、１０９・・・フレームメモ
リ、１１０・・・動き補償回路、１１１，２００・・・
動きベクトル検出回路、１２１，２０１・・・システム
コントローラ、１２２，２０２・・・入力端子、１２３
・・・探索フレームメモリ、１２４_-1〜１２４_-N，２０
４_-1〜２０４_-N・・・差分絶対値演算器、１２５_-1〜１
２５_-N，２０９_-1〜２０９_-N・・・加算器、１２６・・
・相関値テーブル用の半導体メモリ、１２６_-1〜１２６
_-N，２０６_-1〜２０６_-N，２１０_-1〜２１０_-N・・・記
憶領域、１２７・・・相関値テーブル評価器、１２８，
２１３・・・出力端子、１３０・・・メモリセル、１４
０₀〜１４０_n-1・・・加算部、２０３・・・参照フレー
ムメモリ、２０５・・・計数値生成部、２０６・・・計
数値テーブル生成用の半導体メモリ、２０７・・・補正
係数取得部、２０８・・・計数値補正部、２１０・・・
ヒストグラムテーブル生成用の半導体メモリ、２１１・
・・動きベクトル検出部、２１２・・・動きベクトル特
定部、２２１・・・コントローラ、２２２・・・探索画
素用のメモリ、２２３_-1〜２２３_-n・・・相関演算部、
２２４・・・動きベクトル仮特定部、２２５・・・動き
ベクトル補正部、２５０_-1〜２５０_-8・・・メモリ部、
２５１・・・読み出し用のロウデコーダ、２５３・・・
書き込み用のメインロウデコーダ、２５４・・・書き込
み用のサブロウデコーダ

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B015 HH03 JJ21 KB36 NN01 PP08 5C059 KK13 KK19 KK50 MA23 MC11 NN01 NN21 NN28 PP04 UA02 UA33

Claims (6)

【特許請求の範囲】
1. 【請求項１】 演算器およびメモリが一体化されてな
   り、 上記演算器を構成するビット単位の複数の演算部は、そ
   れぞれ上記メモリのカラムのピッチに揃えて配されてい
   ることを特徴とする半導体装置。
2. 【請求項２】 上記演算器は加算器であり、 入力データと上記メモリの記憶データとを上記複数の演
   算部で加算し、該加算データを上記メモリに上記記憶デ
   ータとして記憶することを特徴とする請求項１に記載の
   半導体装置。
3. 【請求項３】 上記メモリは、上記複数の演算部に関連
   して設けられた書き込みおよび読み出し用の第１のポー
   トと、読み出し専用の第２のポートとを有することを特
   徴とする請求項１に記載の半導体装置。
4. 【請求項４】 上記メモリをクリアするためのデータを
   生成し、該データによって上記メモリをクリアする手段
   を備えることを特徴とする請求項１に記載の半導体装
   置。
5. 【請求項５】 上記メモリをプリセットするためのデー
   タを生成し、該データによって上記メモリをプリセット
   する手段を備えることを特徴とする請求項１に記載の半
   導体装置。
6. 【請求項６】 上記複数の演算部による演算結果がオー
   バフローとなる場合、上記複数の演算部に対応した上記
   メモリの所定領域に最大値をセットする手段を備えるこ
   とを特徴とする請求項１に記載の半導体装置。