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JP2010251395A - 電子装置及びその製造方法 - Google Patents
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  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】本発明は、第１の半導体装置と第２の半導体装置とが積層された構成とされた電子装置の厚さ方向のサイズを小さくできると共に、第１の半導体装置と第２の半導体装置との間の電気的接続信頼性を向上させることのできる電子装置及びその製造方法を提供することを課題とする。
【解決手段】接着層１３により第１の半導体装置１１上に第２の半導体装置１２を貼り付け、第２の半導体装置１２に設けられた貫通孔１４６〜１４８と第１の半導体装置１１に設けられた貫通電極３１〜３３の第２の接続面３１Ａ，３２Ａ，３３Ａとの間に位置する部分の接着層１３を貫通する貫通孔１５〜１７を形成し、貫通孔１５〜１７，１４６〜１４８を充填すると共に、貫通電極３１〜３３の第２の接続面３１Ａ，３２Ａ，３３Ａ及び貫通電極１０６〜１０８と接続される貫通電極２１〜２３を設ける設ける。
【選択図】図２

Description

本発明は、電子装置及びその製造方法に係り、特に、第１の電子部品及び第１の電子部品と電気的に接続された第１の多層配線構造体を有する第１の半導体装置と、第１の半導体装置と電気的に接続され、第２の電子部品及び第２の電子部品と電気的に接続された第２の多層配線構造体を有する第２の半導体装置と、を備えた電子装置に関する。
図１は、従来の電子装置の断面図である。
図１を参照するに、従来の電子装置３００は、第１の半導体装置３０１と、第２の半導体装置３０２と、内部接続端子３０３とを有する。第１の半導体装置３０１は、配線基板３１１（第１の多層配線構造体）と、第１の電子部品３１２と、アンダーフィル樹脂３１３と、外部接続端子３１４とを有する。
配線基板３１１は、板状とされた多層配線構造体である。配線基板３１１は、積層された絶縁層３１６，３１７と、配線パターン３１９，３２８，３２９と、パッド３２１と、ソルダーレジスト層３２２，３２６と、外部接続用パッド３２３，３２４とを有する。絶縁層３１６は、絶縁層３１７の上面３１７Ａに設けられている。
配線パターン３１９及びパッド３２１は、絶縁層３１６の上面３１６Ａに設けられている。配線パターン３１９は、ソルダーレジスト層３２２から露出されたパッド部３３２，３３３を有する。パッド３２１は、ソルダーレジスト層３２２から露出されている。
ソルダーレジスト層３２２は、絶縁層３１６の上面３１６Ａに設けられている。外部接続用パッド３２３，３２４は、絶縁層３１７の下面３１７Ｂに設けられている。外部接続用パッド３２３，３２４の下面は、ソルダーレジスト層３２６から露出されている。
ソルダーレジスト層３２６は、絶縁層３１７の下面３１７Ｂに設けられている。配線パターン３２８，３２９は、積層された絶縁層３１６，３１７に内設されている。配線パターン３２８は、パッド部３３３及び外部接続用パッド３２３と接続されている。配線パターン３２９は、パッド３２１及び外部接続用パッド３２４と接続されている。
第１の電子部品３１２は、第１の半導体装置３０１と第２の半導体装置３０２との間に配置されている。第１の電子部品３１２は、電極パッド３３６を有する。電極パッド３３６は、バンプ３３７（例えば、はんだバンプ）を介して、パッド部３３２と電気的に接続されている。
アンダーフィル樹脂３１３は、第１の電子部品３１２と配線基板３１１との隙間を充填するように設けられている。外部接続端子３１４は、外部接続用パッド３２３，３２４の下面に設けられている。
第２の半導体装置３０２は、第１の半導体装置３０１の上方に配置されている。第２の半導体装置３０２は、配線基板３４１（第２の多層配線構造体）と、第２の電子部品３４３と、モールド樹脂３４６とを有する。配線基板３４１は、板状とされており、パッド３５１，３５２，３５４を有する。パッド３５１は、パッド部３３３と対向すると共に、内部接続端子３０３を介して、パッド部３３３と電気的に接続されている。パッド３５２は、パッド３２１と対向すると共に、内部接続端子３０３を介して、パッド３２１と電気的に接続されている。パッド３５４は、パッド３５１又はパッド３５２と電気的に接続されている。
第２の電子部品３４３は、配線基板３４１上に接着されると共に、金属ワイヤ３４４を介して、パッド３５４と電気的に接続されている。モールド樹脂３４６は、配線基板３４１上に設けられている。モールド樹脂３４６は、金属ワイヤ３４４及び第２の電子部品３４３を封止している。
内部接続端子３０３は、第１の電子部品３１２と第２の半導体装置３０２とが接触しないような直径（高さ）とされている。内部接続端子３０３の高さは、例えば、２００μｍとすることができる（例えば、特許文献１参照。）。
特開平６−１３５４１号公報
しかしながら、従来の電子装置３００では、バンプ３３７を介して、配線基板３１１の上面側に配置された第１の電子部品３１２と配線基板３１１とを電気的に接続させていたため、電子装置３００の厚さ方向のサイズが大型化してしまうという問題があった。
また、従来の電子装置３００では、第１の半導体装置３０１と第２の半導体装置３０２とを電気的に接続する内部接続端子３０３の高さ（直径）を、第１の電子部品３１２の高さとバンプ３３７の高さとを加算した値よりも大きくする必要があるため、電子装置３００の厚さ方向のサイズが大型化してしまうという問題があった。
さらに、従来の電子装置３００では、内部接続端子３０３としてはんだボールを用いた場合、第１の半導体装置３０１と第２の半導体装置３０２との間の電気的接続信頼性が低下してしまうという問題があった。
なお、電子装置３００の厚さ方向のサイズが大型化してしまうという問題は、第１の電子部品３１２と配線基板３１１とをワイヤボンディング接続した場合にも発生する。
そこで本発明は、上述した問題点に鑑みなされたものであり、第１の半導体装置と第２の半導体装置とが積み重ねられた構成とされた電子装置の厚さ方向のサイズを小さくできると共に、第１の半導体装置と第２の半導体装置との間の電気的接続信頼性を向上させることのできる電子装置及びその製造方法を提供することを目的とする。
本発明の一観点によれば、第１の電極パッド、該第１の電極パッドが形成される第１の電極パッド形成面、及び該第１の電極パッド形成面の反対側に位置する第１の背面を有する第１の電子部品と、前記第１の電極パッド及び前記第１の電極パッド形成面を露出する第１の多層配線構造体形成面、及び前記第１の背面を露出すると共に、前記第１の背面に対して略面一となるように構成された平面を有し、前記第１の電極パッド形成面及び前記第１の背面を露出するよう、前記第１の電子部品の周囲に設けられ、前記第１の電子部品の側面を封止する第１の絶縁部材と、前記第１の絶縁部材を貫通するように配置され、前記第１の多層配線構造体形成面から露出された第１の接続面、及び前記第１の絶縁部材の平面から露出された第２の接続面を有する第１の貫通電極と、前記第１の多層配線構造体形成面、前記第１の電極パッド、前記第１の電極パッド形成面、及び前記第１の貫通電極の第１の接続面を覆うように設けられ、積層された複数の絶縁層により構成された第１の積層体と、前記第１の多層配線構造体形成面と接触する面とは反対側に位置する前記第１の積層体の面に配置された外部接続用パッドと、前記第１の積層体に内設され、前記第１の電極パッド、前記第１の貫通電極の第１の接続面、及び前記外部接続用パッドと接続された第１の配線パターンと、を備えた第１の多層配線構造体と、を有する第１の半導体装置と、第２の電極パッド、該第２の電極パッドが形成される第２の電極パッド形成面、及び該第２の電極パッド形成面の反対側に位置する第２の背面を有する第２の電子部品と、前記第２の電極パッド形成面を露出する第２の多層配線構造体形成面、及び前記第２の背面を露出すると共に、前記第２の背面に対して略面一となるように構成された平面を有し、前記第２の電極パッド形成面及び前記第２の背面を露出するよう、前記第２の電子部品の周囲に設けられ、前記第２の電子部品の側面を封止する第２の絶縁部材と、前記第２の多層配線構造体形成面、前記第２の電極パッド、及び前記第２の電極パッド形成面を覆うように設けられ、積層された複数の絶縁層により構成された第２の積層体と、前記第２の積層体に内設され、前記第２の電極パッドと接続された第２の配線パターンと、を備えた第２の多層配線構造体と、前記第２の絶縁部材及び前記第２の多層配線構造体を貫通する第１の貫通孔と、前記第１の貫通孔の側面に設けられ、中心部に第２の貫通孔を有し、前記第２の配線パターンと接続された第２の貫通電極と、を有する第２の半導体装置と、前記第１の半導体装置と前記第２の半導体装置との間に設けられ、前記第１の電子部品の第１の背面と前記第２の多層配線構造体とが対向するように、前記第１の半導体装置と前記第２の半導体装置とを接着する接着層と、を備え、前記第１の貫通電極の第２の接続面と前記第２の貫通孔との間に位置する部分の前記接着層を貫通し、前記第２の貫通孔と一体的に構成された第３の貫通孔と、前記第２及び第３の貫通孔を充填し、前記第１及び第２の貫通電極と接続された第３の貫通電極とを設けた特徴とする電子装置が提供される。
本発明によれば、第１の貫通電極の第２の接続面と第２の貫通孔との間に位置する部分の接着層を貫通し、第２の貫通孔と一体的に構成された第３の貫通孔と、第２及び第３の貫通孔を充填し、第１及び第２の貫通電極と接続された第３の貫通電極とを設けることにより、内部接続端子（例えば、はんだボール）を用いることなく、第１の半導体装置と第２の半導体装置とを電気的に接続することが可能となるため、電子装置の厚さ方向のサイズを小型化することができる。
また、第３の貫通電極を介して、第１の半導体装置と第２の半導体装置とを電気的に接続することにより、内部接続端子（例えば、はんだボール）を介して第１の半導体装置と第２の半導体装置とを電気的に接続した場合と比較して、第１の半導体装置と第２の半導体装置との間の電気的接続信頼性を向上させることができる。
本発明の他の観点によれば、第１の電極パッド、該第１の電極パッドが形成される第１の電極パッド形成面、及び該第１の電極パッド形成面の反対側に位置する第１の背面を有する第１の電子部品と、前記第１の電極パッド及び前記第１の電極パッド形成面を露出する第１の多層配線構造体形成面、及び前記第１の背面を露出すると共に、前記第１の背面に対して略面一となるように構成された平面を有し、前記第１の電極パッド形成面及び前記第１の背面を露出するよう、前記第１の電子部品の周囲に設けられ、前記第１の電子部品の側面を封止する第１の絶縁部材と、前記第１の多層配線構造体形成面、前記第１の電極パッド、及び前記第１の電極パッド形成面を覆うように設けられ、積層された複数の絶縁層により構成された第１の積層体と、前記第１の積層体に内設され、前記第１の電極パッドと接続された第１の配線パターンと、を備えた第１の多層配線構造体と、を有する第１の半導体装置と、第２の電極パッド、該第２の電極パッドが形成される第２の電極パッド形成面、及び該第２の電極パッド形成面の反対側に位置する第２の背面を有する第２の電子部品と、前記第２の電極パッド形成面を露出する第２の多層配線構造体形成面、及び前記第２の背面を露出すると共に、前記第２の背面に対して略面一となるように構成された平面を有し、前記第２の電極パッド形成面及び前記第２の背面を露出するよう、前記第２の電子部品の周囲に設けられ、前記第２の電子部品の側面を封止する第２の絶縁部材と、前記第２の多層配線構造体形成面、前記第２の電極パッド、及び前記第２の電極パッド形成面を覆うように設けられ、積層された複数の絶縁層により構成された第２の積層体と、前記第２の積層体に内設され、前記第２の電極パッドと接続された第２の配線パターンと、を備えた第２の多層配線構造体と、を有する第２の半導体装置と、前記第１の半導体装置と前記第２の半導体装置との間に設けられ、前記第１の電子部品の第１の背面と前記第２の多層配線構造体とが対向するように、前記第１の半導体装置と前記第２の半導体装置とを接着する接着層と、を備え、前記第１の多層配線構造体、前記第１の絶縁部材、前記第２の多層配線構造体、及び前記第２の絶縁部材を貫通し、前記第１及び第２の配線パターンと接続されると共に、一方の端部に前記第１の多層配線構造体から露出された第１の外部接続用パッド部と、他方の端部に前記第２の絶縁部材から露出された第２の外部接続用パッド部とを有する貫通電極を設けたことを特徴とする電子装置が提供される。
本発明によれば、第１の多層配線構造体、第１の絶縁部材、第２の多層配線構造体、及び第２の絶縁部材を貫通し、第１及び第２の配線パターンと接続されると共に、一方の端部に第１の多層配線構造体から露出された第１の外部接続用パッド部と、他方の端部に第２の絶縁部材から露出された第２の外部接続用パッド部とを有する貫通電極を設けることにより、内部接続端子（例えば、はんだボール）を用いることなく、第１の半導体装置と第２の半導体装置とを電気的に接続することが可能となるので、電子装置の厚さ方向のサイズを小型化することができる。
また、貫通電極を介して、第１の半導体装置と第２の半導体装置とを電気的に接続することにより、内部接続端子（例えば、はんだボール）を介して第１の半導体装置と第２の半導体装置とを電気的に接続した場合と比較して、第１の半導体装置と第２の半導体装置との間の電気的接続信頼性を向上させることができる。
本発明のその他の観点によれば、第１の電極パッド、該第１の電極パッドが形成される第１の電極パッド形成面、及び該第１の電極パッド形成面の反対側に位置する第１の背面を有する第１の電子部品と、前記第１の電極パッド及び前記第１の電極パッド形成面を露出する第１の多層配線構造体形成面、及び前記第１の背面を露出すると共に、前記第１の背面に対して略面一となるように構成された平面を有し、前記第１の電極パッド形成面及び前記第１の背面を露出するよう、前記第１の電子部品の周囲に設けられ、前記第１の電子部品の側面を封止する第１の絶縁部材と、前記第１の絶縁部材を貫通するように配置され、前記第１の多層配線構造体形成面から露出された第１の接続面、及び前記第１の絶縁部材の平面から露出された第２の接続面を有する第１の貫通電極と、前記第１の多層配線構造体形成面、前記第１の電極パッド、前記第１の電極パッド形成面、及び前記第１の貫通電極の第１の接続面を覆うように設けられ、積層された複数の絶縁層により構成された第１の積層体、前記第１の多層配線構造体形成面と接触する面とは反対側に位置する前記第１の積層体の面に配置された外部接続用パッド、前記第１の積層体に内設され、前記第１の電極パッド、前記第１の貫通電極の第１の接続面、及び前記外部接続用パッドと接続された第１の配線パターンを備えた第１の多層配線構造体と、を有する第１の半導体装置を形成する第１の半導体装置形成工程と、第２の電極パッド、該第２の電極パッドが形成される第２の電極パッド形成面、及び該第２の電極パッド形成面の反対側に位置する第２の背面を有する第２の電子部品と、前記第２の電極パッド形成面を露出する第２の多層配線構造体形成面、及び前記第２の背面を露出すると共に、前記第２の背面に対して略面一となるように構成された平面を有し、前記第２の電極パッド形成面及び前記第２の背面を露出するよう、前記第２の電子部品の周囲に設けられ、前記第２の電子部品の側面を封止する第２の絶縁部材と、前記第２の多層配線構造体形成面、前記第２の電極パッド、及び前記第２の電極パッド形成面を覆うように設けられ、積層された複数の絶縁層により構成された第２の積層体、及び前記第２の積層体に内設され、前記第２の電極パッドと接続された第２の配線パターンを備えた第２の多層配線構造体と、前記第２の絶縁部材及び前記第２の積層体及び前記第２の配線パターンを貫通する第１の貫通孔と、前記第１の貫通孔の側面に設けられ、中心部に第２の貫通孔を有し、前記第２の配線パターンと接続された第２の貫通電極と、を有する第２の半導体装置を形成する第２の半導体装置形成工程と、前記第１の半導体装置と前記第２の半導体装置との間に接着層を配置することにより、前記第１の電子部品の第１の背面と前記第２の多層配線構造体とが対向するように、前記第１の半導体装置と前記第２の半導体装置とを接着する半導体装置接着工程と、前記接着工程後に、前記第２の貫通孔と前記第１の貫通電極の第２の接続面との間に位置する部分の前記接着層を貫通し、前記第２の貫通孔と一体的に構成される第３の貫通孔を形成する第３の貫通孔形成工程と、前記第２及び第３の貫通孔に、前記第２及び第３の貫通孔を充填し、前記第１及び第２の貫通電極と接続される第３の貫通電極を形成する第３の貫通電極形成工程、とを含むことを特徴とする電子装置の製造方法が提供される。
本発明によれば、接着層により第１の半導体装置と第２の半導体装置とを接着し、次いで、第２の貫通孔と第１の貫通電極の第２の接続面との間に位置する部分の接着層を貫通し、第２の貫通孔と一体的に構成される第３の貫通孔を形成し、次いで、第２及び第３の貫通孔に、第２及び第３の貫通孔を充填し、第１及び第２の貫通電極と接続される第３の貫通電極を形成することにより、内部接続端子（例えば、はんだボール）を用いることなく、第１の半導体装置と第２の半導体装置とを電気的に接続することが可能となるため、電子装置の厚さ方向のサイズを小型化することができる。
また、第３の貫通電極を介して、第１の半導体装置と第２の半導体装置とを電気的に接続することにより、内部接続端子（例えば、はんだボール）を介して第１の半導体装置と第２の半導体装置とを電気的に接続した場合と比較して、第１の半導体装置と第２の半導体装置との間の電気的接続信頼性を向上させることができる。
本発明のその他の観点によれば、第１の電極パッド、該第１の電極パッドが形成される第１の電極パッド形成面、及び該第１の電極パッド形成面の反対側に位置する第１の背面を有する第１の電子部品と、前記第１の電極パッド及び前記第１の電極パッド形成面を露出する第１の多層配線構造体形成面、及び前記第１の背面を露出すると共に、前記第１の背面に対して略面一となるように構成された平面を有し、前記第１の電極パッド形成面及び前記第１の背面を露出するよう、前記第１の電子部品の周囲に設けられ、前記第１の電子部品の側面を封止する第１の絶縁部材と、前記第１の多層配線構造体形成面、前記第１の電極パッド、及び前記第１の電極パッド形成面を覆うように設けられ、積層された複数の絶縁層により構成された第１の積層体、及び前記第１の積層体に内設され、前記第１の電極パッドと接続された第１の配線パターンを備えた第１の多層配線構造体と、を有する第１の半導体装置を形成する第１の半導体装置形成工程と、第２の電極パッド、該第２の電極パッドが形成される第２の電極パッド形成面、及び該第２の電極パッド形成面の反対側に位置する第２の背面を有する第２の電子部品と、前記第２の電極パッド形成面を露出する第２の多層配線構造体形成面、及び前記第２の背面を露出すると共に、前記第２の背面に対して略面一となるように構成された平面を有し、前記第２の電極パッド形成面及び前記第２の背面を露出するよう、前記第２の電子部品の周囲に設けられ、前記第２の電子部品の側面を封止する第２の絶縁部材と、前記第２の多層配線構造体形成面、前記第２の電極パッド、及び前記第２の電極パッド形成面を覆うように設けられ、積層された複数の絶縁層により構成された第２の積層体、及び前記第２の積層体に内設され、前記第２の電極パッドと接続された第２の配線パターンを備えた第２の多層配線構造体と、を有する第２の半導体装置を形成する第２の半導体装置形成工程と、前記第１の半導体装置と前記第２の半導体装置との間に接着層を配置することにより、前記第１の電子部品の第１の背面と前記第２の多層配線構造体とが対向するように、前記第１の半導体装置と前記第２の半導体装置とを接着する半導体装置接着工程と、前記第１の多層配線構造体、前記第１の絶縁部材、前記第２の多層配線構造体、前記第２の絶縁部材、前記第１の配線パターン、及び前記第２の配線パターンを貫通する貫通孔を形成する貫通孔形成工程と、前記貫通孔に、前記第１及び第２の配線パターンと接続されると共に、一方の端部が前記第１の多層配線構造体から露出され、他方の端部が前記第２の絶縁部材から露出された貫通電極を形成する貫通電極形成工程と、を含むことを特徴とする電子装置の製造方法が提供される。
本発明によれば、第１の電子部品の第１の背面と第２の多層配線構造体とが対向するように、第１の半導体装置と第２の半導体装置とを接着し、次いで、第１の多層配線構造体、第１の絶縁部材、第２の多層配線構造体、第２の絶縁部材、第１の配線パターン、及び第２の配線パターンを貫通する貫通孔を形成し、次いで、貫通孔に、第１及び第２の配線パターンと接続されると共に、一方の端部が第１の多層配線構造体から露出され、他方の端部が第２の絶縁部材から露出された貫通電極を形成することにより、内部接続端子（例えば、はんだボール）を用いることなく、第１の半導体装置と第２の半導体装置とを電気的に接続することが可能となるため、電子装置の厚さ方向のサイズを小型化することができる。
また、貫通電極を介して、第１の半導体装置と第２の半導体装置とを電気的に接続することにより、内部接続端子（例えば、はんだボール）を介して第１の半導体装置と第２の半導体装置とを電気的に接続した場合と比較して、第１の半導体装置と第２の半導体装置との間の電気的接続信頼性を向上させることができる。
本発明によれば、第１の半導体装置と第２の半導体装置とが積層された構成とされた電子装置の厚さ方向のサイズを小さくできると共に、第１の半導体装置と第２の半導体装置との間の電気的接続信頼性を向上させることができる。
従来の電子装置の断面図である。 本発明の第１の実施の形態に係る電子装置の断面図である。 本発明の第１の実施の形態に係る電子装置の製造工程（その１）を示す図である。 本発明の第１の実施の形態に係る電子装置の製造工程（その２）を示す図である。 本発明の第１の実施の形態に係る電子装置の製造工程（その３）を示す図である。 本発明の第１の実施の形態に係る電子装置の製造工程（その４）を示す図である。 本発明の第１の実施の形態に係る電子装置の製造工程（その５）を示す図である。 本発明の第１の実施の形態に係る電子装置の製造工程（その６）を示す図である。 本発明の第１の実施の形態に係る電子装置の製造工程（その７）を示す図である。 本発明の第１の実施の形態に係る電子装置の製造工程（その８）を示す図である。 本発明の第１の実施の形態に係る電子装置の製造工程（その９）を示す図である。 本発明の第１の実施の形態に係る電子装置の製造工程（その１０）を示す図である。 本発明の第１の実施の形態に係る電子装置の製造工程（その１１）を示す図である。 本発明の第１の実施の形態に係る電子装置の製造工程（その１２）を示す図である。 本発明の第１の実施の形態に係る電子装置の製造工程（その１３）を示す図である。 本発明の第１の実施の形態に係る電子装置の製造工程（その１４）を示す図である。 本発明の第１の実施の形態に係る電子装置の製造工程（その１５）を示す図である。 本発明の第１の実施の形態に係る電子装置の製造工程（その１６）を示す図である。 本発明の第１の実施の形態に係る電子装置の製造工程（その１７）を示す図である。 本発明の第１の実施の形態に係る電子装置の製造工程（その１８）を示す図である。 本発明の第１の実施の形態に係る電子装置の製造工程（その１９）を示す図である。 本発明の第１の実施の形態に係る電子装置の製造工程（その２０）を示す図である。 本発明の第１の実施の形態に係る電子装置の製造工程（その２１）を示す図である。 本発明の第２の実施の形態に係る電子装置の断面図である。 本発明の第２の実施の形態に係る電子装置の製造工程を示す図（その１）である。 本発明の第２の実施の形態に係る電子装置の製造工程を示す図（その２）である。 本発明の第２の実施の形態に係る電子装置の製造工程を示す図（その３）である。 本発明の第２の実施の形態に係る電子装置の製造工程を示す図（その４）である。
以下、図面に基づいて本発明の実施の形態について説明する。
（第１の実施の形態）
図２は、本発明の第１の実施の形態に係る電子装置の断面図である。
図２を参照するに、第１の実施の形態の電子装置１０は、第１の半導体装置１１と、第２の半導体装置１２と、接着層１３と、第３の貫通孔である貫通孔１５〜１７と、第３の貫通電極である貫通電極２１〜２３と、ソルダーレジスト層２４を有する。
半導体装置１１は、第１の電子部品２６，２７と、第１の絶縁部材である絶縁部材２９と、第１の貫通電極である貫通電極３１〜３３と、第１の多層配線構造体である多層配線構造体３５とを有する。
第１の電子部品２６は、薄板化された電子部品である。第１の電子部品２６は、接続面３７Ａ，３８Ａを備えた第１の電極パッド３７，３８と、第１の電極パッド３７，３８が形成された第１の電極パッド形成面２６Ａと、第１の電極パッド形成面２６Ａの反対側に配置された背面２６Ｂ（第１の背面）とを有する。
第１の電極パッド３７，３８及び第１の電極パッド形成面２６Ａは、第１の電子部品２６，２７を封止する絶縁部材２９の多層配線構造体形成面２９Ａ（第１の多層配線構造体形成面）から露出されている。第１の電極パッド３７，３８は多層配線構造体形成面２９Ａから突出している。第１の電子部品２６の背面２６Ｂは、絶縁部材２９の平面２９Ｂ（多層配線構造体形成面２９Ａの反対側に位置する絶縁部材２９の面）から露出されている。第１の電子部品２６の厚さは、例えば、２００μｍとすることができる。
第１の電子部品２７は、薄板化された電子部品である。第１の電子部品２７は、接続面３９Ａ，４０Ａを備えた第１の電極パッド３９，４０と、第１の電極パッド３９，４０が形成された第１の電極パッド形成面２７Ａと、第１の電極パッド形成面２７Ａの反対側に配置された背面２７Ｂ（第１の背面）とを有する。
第１の電極パッド３９，４０及び第１の電極パッド形成面２７Ａは、第１の電子部品２６，２７を封止する絶縁部材２９の多層配線構造体形成面２９Ａから露出されている。
第１の電極パッド３９，４０は、多層配線構造体形成面２９Ａから突出している。第１の電子部品２７の背面２７Ｂは、絶縁部材２９の平面２９Ｂ（多層配線構造体形成面２９Ａの反対側に位置する絶縁部材２９の面）から露出されている。第１の電子部品２７の厚さは、第１の電子部品２６の厚さと略等しい。第１の電子部品２７の厚さは、例えば、２００μｍとすることができる。
上記説明した第１の電子部品２６，２７としては、例えば、半導体チップを用いることができる。具体的には、第１の電子部品２６，２７としてＣＰＵ（Central Processing Unit）用の半導体チップを用いる場合や、第１の電子部品２６，２７のどちらか一方にＣＰＵ（Central Processing Unit）用の半導体チップを用い、他方にメモリ用の半導体チップを用いる場合や、第１の電子部品２６，２７のどちらか一方にＣＰＵ（Central Processing Unit）用の半導体チップを用い、他方にＧＰＵ（Graphics Processing Unit）用の半導体チップを用いる場合がある。
絶縁部材２９は、第１の電子部品２６，２７の側面を封止するように、第１の電子部品２６，２７の周囲に設けられている。絶縁部材２９は、第１の電子部品２６，２７と略等しい厚さとされている。絶縁部材２９の厚さは、例えば、２００μｍとすることができる。
絶縁部材２９は、多層配線構造体形成面２９Ａと、多層配線構造体形成面２９Ａの反対側に配置された平面２９Ｂと、貫通孔４３〜４５とを有する。多層配線構造体形成面２９Ａは、第１の電極パッド形成面２６Ａ，２７Ａと略面一になるように構成されている。多層配線構造体形成面２９Ａは、多層配線構造体３５が形成される面である。
絶縁部材２９の平面２９Ｂは、第１の電子部品２６，２７の背面２６Ｂ，２７Ｂと略面一になるように構成されている。貫通孔４３〜４５は、第１の電子部品２６，２７の周囲に位置する部分の絶縁部材２９を貫通するように形成されている。貫通孔４３〜４５の直径は、例えば、２００μｍとすることができる。
上記構成とされた絶縁部材２９としては、例えば、モールド樹脂を用いることができる。モールド樹脂の材料としては、例えば、エポキシ樹脂を用いることができる。
貫通電極３１は、貫通孔４３に設けられている。貫通電極３１の深さは、絶縁部材２９の厚さの値よりも深くなるように構成されている。貫通電極３１は、多層配線構造体形成面２９Ａ側に設けられた第１の接続面３１Ａと、絶縁部材２９の平面２９Ｂ側に設けられた第２の接続面３１Ｂとを有する。第１の接続面３１Ａは、多層配線構造体形成面２９Ａから露出されると共に、多層配線構造体形成面２９Ａから突出している。第１の接続面３１Ａは、電極パッド３７〜４０の接続面３７Ａ，３８Ａ，３９Ａ，４０Ａに対して略面一となるように構成されている。第２の接続面３１Ｂは、絶縁部材２９の平面２９Ｂから露出されると共に、絶縁部材２９の平面２９Ｂに対して略面一になるように構成されている。
貫通電極３２は、貫通孔４４に設けられている。貫通電極３２の深さは、絶縁部材２９の厚さの値よりも深くなるように構成されている。貫通電極３２は、多層配線構造体形成面２９Ａ側に設けられた第１の接続面３２Ａと、絶縁部材２９の平面２９Ｂ側に設けられた第２の接続面３２Ｂとを有する。第１の接続面３２Ａは、多層配線構造体形成面２９Ａから露出されると共に、多層配線構造体形成面２９Ａから突出している。第１の接続面３２Ａは、電極パッド３７〜４０の接続面３７Ａ，３８Ａ，３９Ａ，４０Ａに対して略面一となるように構成されている。第２の接続面３２Ｂは、絶縁部材２９の平面２９Ｂから露出されると共に、絶縁部材２９の平面２９Ｂに対して略面一になるように構成されている。
貫通電極３３は、貫通孔４５に設けられている。貫通電極３３の深さは、絶縁部材２９の厚さの値よりも深くなるように構成されている。貫通電極３３は、多層配線構造体形成面２９Ａ側に設けられた第１の接続面３３Ａと、絶縁部材２９の平面２９Ｂ側に設けられた第２の接続面３３Ｂとを有する。第１の接続面３３Ａは、多層配線構造体形成面２９Ａから露出されると共に、多層配線構造体形成面２９Ａから突出している。第１の接続面３３Ａは、電極パッド３７〜４０の接続面３７Ａ，３８Ａ，３９Ａ，４０Ａに対して略面一となるように構成されている。第２の接続面３３Ｂは、絶縁部材２９の平面２９Ｂから露出されると共に、絶縁部材２９の平面２９Ｂに対して略面一になるように構成されている。
上記貫通電極３１〜３３の材料としては、例えば、Ｃｕを用いることができる。
このように、第１の電子部品２６，２７の背面２６Ｂ，２７Ｂ、絶縁部材２９の平面２９Ｂ、及び貫通電極３１〜３３の第２の接続面３１Ｂ，３２Ｂ，３３Ｂを同一平面上に配置することにより、第１の半導体装置１１と第１の半導体装置１１上に搭載される第２の半導体装置１２との隙間を小さくすることが可能となるため、電子装置１０の厚さ方向のサイズを小さくすることができる。
多層配線構造体３５は、第１の積層体である積層体４９と、外部接続用パッド５１〜５４と、第１の配線パターンである配線パターン５６〜５９と、ソルダーレジスト層６０とを有する。
積層体４９は、複数の絶縁層６１，６２が積層された構成とされている。絶縁層６１は、多層配線構造体形成面２９Ａ、第１の電極パッド形成面２６Ａ，２７Ａ、第１の電極パッド３７〜４０、及び多層配線構造体形成面２９Ａから突出した部分の貫通電極３１〜３３を覆うように設けられている。絶縁層６１としては、例えば、絶縁樹脂層（例えば、エポキシ樹脂層）を用いることができる。絶縁層６１の厚さは、例えば、５〜３０μｍとすることができる。
絶縁層６２は、絶縁層６１の面６１Ａに設けられている。絶縁層６２としては、例えば、絶縁樹脂層（例えば、エポキシ樹脂層）を用いることができる。絶縁層６２の厚さは、例えば、５〜３０μｍとすることができる。
外部接続用パッド５１，５２，５３，５４は、絶縁層６２の面６２Ａに設けられている。外部接続用パッド５１は、外部接続端子（図示せず）が配設される接続面５１Ａを有する。外部接続用パッド５１は、配線パターン５６と接続されている。外部接続用パッド５１は、配線パターン５６を介して、第１の電子部品２６，２７と電気的に接続されている。
外部接続用パッド５２は、外部接続端子（図示せず）が配設される接続面５２Ａを有する。外部接続用パッド５２は、配線パターン５７と接続されている。外部接続用パッド５２は、配線パターン５７を介して、第２の半導体装置１２及び第１の電子部品２６と電気的に接続されている。
外部接続用パッド５３は、外部接続端子（図示せず）が配設される接続面５３Ａを有する。外部接続用パッド５３は、配線パターン５８と接続されている。外部接続用パッド５３は、配線パターン５８を介して、第２の半導体装置１２及び第１の電子部品２７と電気的に接続されている。
外部接続用パッド５４は、外部接続端子（図示せず）が配設される接続面５４Ａを有する。外部接続用パッド５４は、配線パターン５９と接続されている。外部接続用パッド５４は、配線パターン５９を介して、第２の半導体装置１２と電気的に接続されている。
上記構成とされた外部接続用パッド５１，５２，５３，５４の材料としては、例えば、Ｃｕを用いることができる。
配線パターン５６〜５９は、積層体４９を貫通するように、積層体４９に内設されている。配線パターン５６は、ビア６５，６６，６８と、配線６７とを有する。ビア６５は、第１の電極パッド３７と対向する部分の絶縁層６１を貫通するように設けられている。ビア６５の一方の端部は、第１の電極パッド３７と直接接続されている。これにより、ビア６５は、第１の電子部品２６と電気的に接続されている。
ビア６６は、第１の電極パッド３９と対向する部分の絶縁層６１を貫通するように設けられている。ビア６６の一方の端部は、第１の電極パッド３９と直接接続されている。これにより、ビア６６は、第１の電子部品２７と電気的に接続されている。
配線６７は、絶縁層６１の面６１Ａに設けられている。配線６７は、ビア６５，６６の他方の端部と一体的に構成されている。これにより、配線６７は、ビア６５，６６を介して、第１の電子部品２６，２７と電気的に接続されている。
ビア６８は、配線６７と外部接続用パッド５１との間に位置する部分の絶縁層６２を貫通するように設けられている。ビア６８の一方の端部は、配線６７と接続されている。ビア６８の他方の端部は、外部接続用パッド５１と接続されている。これにより、ビア６８は、配線６７と外部接続用パッド５１とを電気的に接続している。
上記構成とされた配線パターン５６は、第１の電子部品２６，２７及び外部接続用パッド５１を電気的に接続している。配線パターン５６の材料としては、例えば、Ｃｕを用いることができる。
配線パターン５７は、ビア７１，７２，７４と、配線７３とを有する。ビア７１は、第１の電極パッド３８と対向する部分の絶縁層６１を貫通するように設けられている。ビア７１の一方の端部は、第１の電極パッド３８と直接接続されている。これにより、ビア７１は、第１の電子部品２６と電気的に接続されている。
ビア７２は、貫通電極３１の下方に位置する部分の絶縁層６１を貫通するように設けられている。ビア７２の一方の端部は、貫通電極３１の第１の接続面３１Ａと直接接続されている。これにより、ビア７２は、貫通電極３１と電気的に接続されている。
配線７３は、絶縁層６１の面６１Ａに設けられている。配線７３は、ビア７１，７２の他方の端部と一体的に構成されている。これにより、配線７３は、ビア７１，７２を介して、第１の電子部品２６及び第２の半導体装置１２と電気的に接続されている。
ビア７４は、配線７３と外部接続用パッド５２との間に位置する部分の絶縁層６２を貫通するように設けられている。ビア７４の一方の端部は、配線７３と接続されており、ビア７４の他方の端部は、外部接続用パッド５２と一体的に構成されている。これにより、ビア７４は、配線７３と外部接続用パッド５２とを電気的に接続している。
上記構成とされた配線パターン５７は、第１の電子部品２６、貫通電極３１、及び外部接続用パッド５２を電気的に接続している。配線パターン５７の材料としては、例えば、Ｃｕを用いることができる。
配線パターン５８は、ビア７６，７７，７９と、配線７８とを有する。ビア７６は、第１の電極パッド４０と対向する部分の絶縁層６１を貫通するように設けられている。ビア７６の一方の端部は、第１の電極パッド４０と直接接続されている。これにより、ビア７６は、第１の電子部品２７と電気的に接続されている。
ビア７７は、貫通電極３２の下方に位置する部分の絶縁層６１を貫通するように設けられている。ビア７７の上端は、貫通電極３２の第１の接続面３２Ａと直接接続されている。これにより、ビア７７は、貫通電極３２と電気的に接続されている。
配線７８は、絶縁層６１の面６１Ａに設けられている。配線７８は、ビア７６，７７の他方の端部と一体的に構成されている。これにより、配線７８は、ビア７６，７７を介して、第１の電子部品２７及び第２の半導体装置１２と電気的に接続されている。
ビア７９は、配線７８と外部接続用パッド５３との間に位置する部分の絶縁層６２を貫通するように設けられている。ビア７９の一方の端部は、配線７８と接続されており、ビア７９の他方の端部は、外部接続用パッド５３と接続されている。これにより、ビア７９は、配線７８と外部接続用パッド５３とを電気的に接続している。
上記構成とされた配線パターン５８は、第１の電子部品２７、貫通電極３２、及び外部接続用パッド５３を電気的に接続している。配線パターン５８の材料としては、例えば、Ｃｕを用いることができる。
配線パターン５９は、ビア８１と、ビア８３と、配線８２とを有する。ビア８１は、貫通電極３３と対向する部分の絶縁層６１を貫通するように設けられている。ビア８１の一方の端部は、貫通電極３３の第１の接続面３３Ａと直接接続されている。これにより、ビア８１は、貫通電極３３と電気的に接続されている。
配線８２は、絶縁層６１の面６１Ａに設けられている。配線８２は、ビア８１の他方の端部と一体的に構成されている。これにより、配線８２は、ビア８１を介して、貫通電極３３と電気的に接続されている。
ビア８３は、配線８２と外部接続用パッド５４との間に位置する部分の絶縁層６２を貫通するように設けられている。ビア８３の一方の端部は、配線８２と接続されており、ビア８３の他方の端部は、外部接続用パッド５４と接続されている。これにより、ビア８３は、配線８２と外部接続用パッド５４とを電気的に接続している。
上記構成とされた配線パターン５９は、貫通電極３３と外部接続用パッド５４とを電気的に接続している。配線パターン５９の材料としては、例えば、Ｃｕを用いることができる。
このように、多層配線構造体３５に設けられた配線パターン５６〜５８と第１の電子部品２６，２７に設けられた第１の電極パッド３７〜４０とを直接接続することにより、バンプ３３７或いは金属ワイヤを介して、第１の電子部品３１２と配線パターン３１９とを電気的に接続させた従来の半導体装置３０１と比較して、半導体装置１１の厚さ方向のサイズの小型化を図ることができる。
ソルダーレジスト層６０は、絶縁層６２の面６２Ａに設けられている。ソルダーレジスト層６０は、接続面５１Ａを露出する開口部８６と、接続面５２Ａを露出する開口部８７と、接続面５３Ａを露出する開口部８８と、接続面５４Ａを露出する開口部８９とを有する。
上記構成とされた多層配線構造体３５の厚さは、図２に示す第１の電子部品２６，２７の厚さ及び絶縁部材２９の厚さよりも薄くなるように構成されている。多層配線構造体３５の厚さは、例えば、２０〜８０μｍとすることができる。多層配線構造体３５は、膜状又は層状に形成されている。
第２の半導体装置１２は、第２の電子部品９５，９６と、第２の絶縁部材である絶縁部材９８と、第２の多層配線構造体である多層配線構造体９９と、第１の貫通孔である貫通孔１０１〜１０３と、第２の貫通電極である貫通電極１０６〜１０８とを有する。
第２の電子部品９５は、薄板化された電子部品である。第２の電子部品９５は、接続面１１４Ａ，１１５Ａを備えた第２の電極パッド１１４，１１５と、第２の電極パッド１１４，１１５が形成された第２の電極パッド形成面９５Ａと、第２の電極パッド形成面９５Ａの反対側に配置された背面９５Ｂ（第２の背面）とを有する。
第２の電極パッド１１４，１１５及び第２の電極パッド形成面９５Ａは、第２の電子部品９５，９６を封止する絶縁部材９８に設けられた多層配線構造体形成面９８Ａから露出されている。第２の電極パッド１１４，１１５は、多層配線構造体形成面９８Ａから突出している。第２の電子部品９５の背面９５Ｂは、絶縁部材９８の平面９８Ｂ（多層配線構造体形成面９８Ａの反対側に位置する絶縁部材９８の面）から露出されている。第２の電子部品９５の厚さは、例えば、２００μｍとすることができる。
第２の電子部品９６は、薄板化された電子部品である。第２の電子部品９６は、接続面１１６Ａ，１１７Ａを備えた第２の電極パッド１１６，１１７と、第２の電極パッド１１６，１１７が形成された第２の電極パッド形成面９６Ａと、第２の電極パッド形成面９６Ａの反対側に配置された背面９６Ｂ（第２の背面）とを有する。
第２の電極パッド１１６，１１７及び第２の電極パッド形成面９６Ａは、第２の電子部品９５，９６を封止する絶縁部材９８に設けられた多層配線構造体形成面９８Ａから露出されている。第２の電極パッド１１６，１１７は、多層配線構造体形成面９８Ａから突出している。第２の電子部品９６の背面９６Ｂは、絶縁部材９８の平面９８Ｂ（多層配線構造体形成面９８Ａの反対側に位置する絶縁部材９８の面）から露出されている。第２の電子部品９６の厚さは、第２の電子部品９５の厚さと略等しい。第２の電子部品９６の厚さは、例えば、２００μｍとすることができる。
上記説明した第２の電子部品９５，９６としては、例えば、半導体チップを用いることができる。具体的には、第２の電子部品９５，９６としてＣＰＵ（Central Processing Unit）用の半導体チップを用いる場合や、第２の電子部品９５，９６のどちらか一方にＣＰＵ（Central Processing Unit）用の半導体チップを用い、他方にメモリ用の半導体チップを用いる場合や、第２の電子部品９５，９６のどちらか一方にＣＰＵ（Central Processing Unit）用の半導体チップを用い、他方にＧＰＵ（Graphics Processing Unit）用の半導体チップを用いる場合がある。
絶縁部材９８は、第２の電子部品９５，９６の側面を封止するように、第２の電子部品９５，９６の周囲に設けられている。絶縁部材９８は、第２の電子部品９５，９６と略等しい厚さとされている。絶縁部材９８の厚さは、例えば、２００μｍとすることができる。
絶縁部材９８は、多層配線構造体形成面９８Ａと、多層配線構造体形成面９８Ａの反対側に配置された平面９８Ｂとを有する。多層配線構造体形成面９８Ａは、第２の電極パッド形成面９５Ａ，９６Ａと略面一になるように構成されている。多層配線構造体形成面９８Ａは、多層配線構造体９９が形成される面である。
絶縁部材９８の平面９８Ｂは、第２の電子部品９５，９６の背面９５Ｂ，９６Ｂと略面一になるように構成されている。
上記構成とされた絶縁部材９８としては、例えば、モールド樹脂を用いることができる。モールド樹脂の材料としては、例えば、エポキシ樹脂を用いることができる。
多層配線構造体９９は、第２の積層体である積層体１２１と、配線パターン１２３〜１２５とを有する。積層体１２１は、複数の絶縁層６１，６２が積層された構成とされている。積層体１２１は、多層配線構造体形成面９８Ａ、第２の電極パッド形成面９５Ａ，９６Ａ、及び第２の電極パッド１１４〜１１７を覆うように絶縁層６１が設けられていること以外は先に説明した積層体４９と同様な構成とされている。
配線パターン１２３〜１２５は、積層体１２１を貫通するように、積層体１２１に内設されている。配線パターン１２３は、ビア１２７，１２８と、配線１２９とを有する。ビア１２７は、第２の電極パッド１１４と対向する部分の絶縁層６１を貫通するように設けられている。ビア１２７の一方の端部は、第２の電極パッド１１４と直接接続されている。これにより、ビア１２７は、第２の電子部品９５と電気的に接続されている。
ビア１２８は、第２の電極パッド１１６と対向する部分の絶縁層６１を貫通するように設けられている。ビア１２８の一方の端部は、第２の電極パッド１１６と直接接続されている。これにより、ビア１２８は、第２の電子部品９６と電気的に接続されている。
配線１２９は、絶縁層６１の面６１Ａに設けられている。配線１２９は、ビア１２７，１２８の他方の端部と一体的に構成されている。これにより、配線１２９は、ビア１２７，１２８を介して、第２の電子部品９５，９６と電気的に接続されている。
配線１３１は、絶縁層６２の面６２Ａに設けられている。配線１３１は、絶縁層６２を貫通するビア（図示せず）を介して、配線１２９と電気的に接続されている。
上記構成とされた配線パターン１２３は、第２の電子部品９５，９６と電気的に接続されている。配線パターン１２３の材料としては、例えば、Ｃｕを用いることができる。
配線パターン１２４は、ビア１３３，１３５と、配線１３４，１３６とを有する。ビア１３３は、第２の電極パッド１１５と対向する部分の絶縁層６１を貫通するように設けられている。ビア１３３の一方の端部は、第２の電極パッド１１５と直接接続されている。これにより、ビア１３３は、第２の電子部品９５と電気的に接続されている。
配線１３４は、絶縁層６１の面６１Ａに設けられている。配線１３４は、ビア１３３の他方の端部と一体的に構成されている。これにより、配線１３４は、ビア１３３を介して、第２の電子部品９５と電気的に接続されている。
ビア１３５は、配線１３４と配線１３６との間に位置する部分の絶縁層６２を貫通するように設けられている。ビア１３５の一方の端部は、配線１３４と接続されており、ビア１３５の他方の端部は、配線１３６と一体的に構成されている。これにより、ビア１３５は、配線１３４と配線１３６とを電気的に接続している。
配線１３６は、絶縁層６２の面６２Ａに設けられている。配線１３６は、ビア１３５の他方の端部と一体的に構成されている。これにより、配線１３６は、ビア１３５を介して、配線１３４と電気的に接続されている。
上記構成とされた配線パターン１２４は、第２の電子部品９５と電気的に接続されている。配線パターン１２４の材料としては、例えば、Ｃｕを用いることができる。
配線パターン１２５は、ビア１４１，１４３と、配線１４２，１４５とを有する。ビア１４１は、第２の電極パッド１１７と対向する部分の絶縁層６１を貫通するように設けられている。ビア１４１の一方の端部は、第２の電極パッド１１７と直接接続されている。これにより、ビア１４１は、第２の電子部品９６と電気的に接続されている。
配線１４２は、絶縁層６１の面６１Ａに設けられている。配線１４２は、ビア１４１の他方の端部と一体的に構成されている。これにより、配線１４２は、ビア１４１を介して、第２の電子部品９６と電気的に接続されている。
ビア１４３は、配線１４２と配線１４５との間に位置する部分の絶縁層６２を貫通するように設けられている。ビア１４３の一方の端部は、配線１４２と接続されており、ビア１４３の他方の端部は、配線１４５と一体的に構成されている。これにより、ビア１４３は、配線１４２と配線１４５とを電気的に接続している。
配線１４５は、絶縁層６２の面６２Ａに設けられている。配線１４５は、ビア１４３の他方の端部と一体的に構成されている。これにより、配線１４５は、ビア１４３を介して、配線１４２と電気的に接続されている。
上記構成とされた配線パターン１２５は、第２の電子部品９６と電気的に接続されている。配線パターン１２５の材料としては、例えば、Ｃｕを用いることができる。
このように、多層配線構造体９９に設けられた第２の配線パターン１２３〜１２５と第２の電子部品９５，９６に設けられた第２の電極パッド１１５〜１１７とを直接接続することにより、バンプ或いは金属ワイヤを介して、第２の電子部品９５，９６と配線パターン１２３〜１２５とを電気的に接続した場合と比較して、第２の半導体装置１２の厚さ方向のサイズの小型化を図ることができる。
貫通孔１０１は、絶縁部材９８、積層体１２１、及び配線１３１を貫通するように形成されている。貫通孔１０１は、配線１３１の側面を露出している。貫通孔１０１は、第１の半導体装置１１上に第２の半導体装置１２を配置した際、第１の半導体装置１１に設けられた貫通電極３３の第２の接続面３３Ｂを露出するように形成されている。
貫通孔１０２は、絶縁部材９８、積層体１２１、及び配線１３６を貫通するように形成されている。貫通孔１０２は、配線１３６の側面を露出している。貫通孔１０２は、第１の半導体装置１１上に第２の半導体装置１２を配置した際、第１の半導体装置１１に設けられた貫通電極３１の第２の接続面３１Ｂを露出するように形成されている。
貫通孔１０３は、絶縁部材９８、積層体１２１、及び配線１４５を貫通するように形成されている。貫通孔１０３は、配線１４５の側面を露出している。貫通孔１０３は、第１の半導体装置１１上に第２の半導体装置１２を配置した際、第１の半導体装置１１に設けられた貫通電極３２の第２の接続面３２Ｂを露出するように形成されている。貫通孔１０１〜１０３の直径は、例えば、１００μｍとすることができる。
貫通電極１０６は、貫通孔１０１、貫通孔１０１の近傍に位置する部分の絶縁部材９８の平面９８Ｂ、及び配線１３１の側面及び下面に設けられている。これにより、貫通電極１０６は、配線パターン１２３と電気的に接続されると共に、配線パターン１２３を介して、第２の電子部品９５，９６と電気的に接続されている。貫通電極１０６は、その中心部に貫通孔よりも直径の小さい貫通孔１４６（第２の貫通孔）を有する。貫通孔１４６の直径は、例えば、８０μｍとすることができる。貫通電極１０６の材料としては、例えば、Ｃｕを用いることができる。
貫通電極１０７は、貫通孔１０２、貫通孔１０２の近傍に位置する部分の絶縁部材９８の平面９８Ｂ、及び配線１３６の側面及び下面に設けられている。これにより、貫通電極１０７は、配線パターン１２４と電気的に接続されると共に、配線パターン１２４を介して、第２の電子部品９５と電気的に接続されている。貫通電極１０７は、その中心部に貫通孔よりも直径の小さい貫通孔１４７（第２の貫通孔）を有する。貫通孔１４７の直径は、例えば、８０μｍとすることができる。貫通電極１０７の材料としては、例えば、Ｃｕを用いることができる。
貫通電極１０８は、貫通孔１０３、貫通孔１０３の近傍に位置する部分の絶縁部材９８の平面９８Ｂ、及び配線１４５の側面及び下面に設けられている。これにより、貫通電極１０８は、配線パターン１２５と電気的に接続されると共に、配線パターン１２５を介して、第２の電子部品９６と電気的に接続されている。貫通電極１０８は、その中心部に貫通孔よりも直径の小さい貫通孔１４８（第２の貫通孔）を有する。貫通孔１４８の直径は、例えば、８０μｍとすることができる。貫通電極１０８の材料としては、例えば、Ｃｕを用いることができる。
上記構成とされた多層配線構造体９９の厚さは、図２に示す第２の電子部品９５，９６の厚さ及び絶縁部材９８の厚さよりも薄くなるように構成されている。多層配線構造体９９の厚さは、例えば、２０〜８０μｍとすることができる。多層配線構造体９９は、膜状又は層状に形成されている。
接着層１３は、第１の半導体装置１１と第２の半導体装置との間に配置されている。接着層１３は、第１の電子部品２６，２７の背面２６Ｂ，２７Ｂ側に位置する第１の半導体装置１１の面と、配線１３１，１３６，１４５が形成された側の第２の半導体装置１２の面とを接着している。
これにより、第１の半導体装置１１を構成する第１の電子部品２６，２７の背面２６Ｂ，２７Ｂ、絶縁部材２９の平面２９Ｂ、及び貫通電極３１〜３３の第２の接続面３１Ｂ，３２Ｂ，３３Ｂは、接着層１３により覆われている。
また、第２の半導体装置１２を構成する絶縁層６２の面６２Ａ、配線１３１，１３６，１４５、及び絶縁層６２の面６２Ａから突出した部分の貫通電極１０６〜１０８は、接着層１３により覆われている。
接着層１３としては、例えば、接着性を有した絶縁樹脂層（例えば、エポキシ樹脂）を用いることができる。接着層１３の厚さは、例えば、５０μｍとすることができる。
貫通孔１５は、第２の半導体装置１２に設けられた貫通孔１４６と、第１の半導体装置１１に設けられた貫通電極３３の第２の接続面３３Ｂとの間に位置する部分の接着層１３を貫通するように形成されている。貫通孔１５は、貫通電極３３の第２の接続面３３Ｂを露出すると共に、貫通孔１４６と一体的に構成されている。貫通孔１５の直径は、貫通孔１４６と略等しい。貫通孔１５の直径は、例えば、８０μｍとすることができる。
貫通孔１６は、第２の半導体装置１２に設けられた貫通孔１４７と、第１の半導体装置１１に設けられた貫通電極３１の第２の接続面３１Ｂとの間に位置する部分の接着層１３を貫通するように形成されている。貫通孔１６は、貫通電極３１の第２の接続面３１Ｂを露出すると共に、貫通孔１４７と一体的に構成されている。貫通孔１６の直径は、貫通孔１４７と略等しい。貫通孔１６の直径は、例えば、８０μｍとすることができる。
貫通孔１７は、第２の半導体装置１２に設けられた貫通孔１４８と、第１の半導体装置１１に設けられた貫通電極３２の第２の接続面３２Ｂとの間に位置する部分の接着層１３を貫通するように形成されている。貫通孔１７は、貫通電極３２の第２の接続面３２Ｂを露出すると共に、貫通孔１４８と一体的に構成されている。貫通孔１７の直径は、貫通孔１４８と略等しい。貫通孔１７の直径は、例えば、８０μｍとすることができる。
貫通電極２１は、貫通孔１５，１４６を充填すると共に、絶縁部材９８の平面９８Ｂから突出する部分の貫通電極１０６に設けられた外部接続用パッド部１５１を有する。貫通電極２１は、貫通電極３３の第２の接続面３３Ｂ及び貫通電極１０６と接続されている。これにより、貫通電極２１は、第１の半導体装置１１と第２の半導体装置１２とを電気的に接続している。
外部接続用パッド部１５１は、電子装置１０の外部接続用パッドとして機能する部分である。外部接続用パッド部１５１は、図示していない外部接続端子（例えば、はんだボール）が接続される接続面１５１Ａを有する。外部接続用パッド部１５１は、貫通孔１４６の直径よりも幅広形状とされている。このように、外部接続用パッド部１５１を貫通孔１４６の直径よりも幅広形状とすることにより、接続面１５１Ａに外部接続端子（図示せず）を確実に接続することができる。
上記構成とされた貫通電極２１の材料としては、例えば、Ｃｕを用いることができる。
貫通電極２２は、貫通孔１６，１４７を充填すると共に、絶縁部材９８の平面９８Ｂから突出する部分の貫通電極１０７に設けられた外部接続用パッド部１５２を有する。貫通電極２２は、貫通電極３１の第２の接続面３１Ｂ及び貫通電極１０７と接続されている。これにより、貫通電極２２は、第１の半導体装置１１と第２の半導体装置１２とを電気的に接続している。
外部接続用パッド部１５２は、電子装置１０の外部接続用パッドとして機能する部分である。外部接続用パッド部１５２は、図示していない外部接続端子（例えば、はんだボール）が接続される接続面１５２Ａを有する。外部接続用パッド部１５２は、貫通孔１４７の直径よりも幅広形状とされている。このように、外部接続用パッド部１５２を貫通孔１４７の直径よりも幅広形状とすることにより、接続面１５２Ａに外部接続端子（図示せず）を確実に接続することができる。
上記構成とされた貫通電極２２の材料としては、例えば、Ｃｕを用いることができる。
貫通電極２３は、貫通孔１７，１４８を充填すると共に、絶縁部材９８の平面９８Ｂから突出する部分の貫通電極１０８に設けられた外部接続用パッド部１５３を有する。貫通電極２３は、貫通電極３２の第２の接続面３２Ｂ及び貫通電極１０８と接続されている。これにより、貫通電極２３は、第１の半導体装置１１と第２の半導体装置１２とを電気的に接続している。
外部接続用パッド部１５３は、電子装置１０の外部接続用パッドとして機能する部分である。外部接続用パッド部１５３は、図示していない外部接続端子（例えば、はんだボール）が接続される接続面１５３Ａを有する。外部接続用パッド部１５３は、貫通孔１４８の直径よりも幅広形状とされている。このように、外部接続用パッド部１５３を貫通孔１４８の直径よりも幅広形状とすることにより、接続面１５３Ａに外部接続端子（図示せず）を確実に接続することができる。
上記構成とされた貫通電極２３の材料としては、例えば、Ｃｕを用いることができる。
上記説明したように、接着層１３により第１の半導体装置１１上に第２の半導体装置１２を貼り付け、第２の半導体装置１２に設けられた貫通孔１４６〜１４８と第１の半導体装置１１に設けられた貫通電極３１〜３３の第２の接続面３１Ｂ，３２Ｂ，３３Ｂとの間に位置する部分の接着層１３を貫通する貫通孔１５〜１７を形成し、貫通孔１５〜１７，１４６〜１４８を充填する貫通電極２１〜２３を設けることにより、内部接続端子（例えば、はんだボール）を用いることなく、第１の半導体装置１１と第２の半導体装置１２とを電気的に接続することが可能となるため、電子装置１０の厚さ方向のサイズを小型化することができる。
また、貫通電極２１〜２３を介して、第１の半導体装置１１と第２の半導体装置１２とを電気的に接続することにより、内部接続端子（例えば、はんだボール）を介して第１の半導体装置１１と第２の半導体装置１２とを電気的に接続した場合と比較して、第１の半導体装置１１と第２の半導体装置１２との間の電気的接続信頼性を向上させることができる。
ソルダーレジスト層２４は、第２の電子部品９５，９６の背面９５Ｂ，９６Ｂ及び絶縁部材９８の平面９８Ｂに設けられている。ソルダーレジスト層２４は、開口部１５５〜１５７を有する。開口部１５５は、貫通電極２１に設けられた外部接続用パッド部１５１の接続面１５１Ａを露出するように形成されている。開口部１５６は、貫通電極２２に設けられた外部接続用パッド部１５２の接続面１５２Ａを露出するように形成されている。開口部１５７は、貫通電極２３に設けられた後述する外部接続用パッド部１５３の接続面１５３Ａを露出するように形成されている。
本実施の形態の電子装置によれば、接着層１３により第１の半導体装置１１上に第２の半導体装置１２を貼り付け、第２の半導体装置１２に設けられた貫通孔１４６〜１４８と第１の半導体装置１１に設けられた貫通電極３１〜３３の第２の接続面３１Ｂ，３２Ｂ，３３Ｂとの間に位置する部分の接着層１３を貫通する貫通孔１５〜１７を形成し、貫通孔１５〜１７，１４６〜１４８を充填すると共に、貫通電極３１〜３３の第２の接続面３１Ｂ，３２Ｂ，３３Ｂ及び貫通電極１０６〜１０８と接続される貫通電極２１〜２３を設けることにより、内部接続端子（例えば、はんだボール）を用いることなく、第１の半導体装置１１と第２の半導体装置１２とを電気的に接続することが可能となるため、電子装置１０の厚さ方向のサイズを小型化することができる。
また、貫通電極２１〜２３を介して、第１の半導体装置１１と第２の半導体装置１２とを電気的に接続することにより、内部接続端子（例えば、はんだボール）を介して第１の半導体装置１１と第２の半導体装置１２とを電気的に接続した場合と比較して、第１の半導体装置１１と第２の半導体装置１２との間の電気的接続信頼性を向上させることができる。
図３〜図２３は、本発明の第１の実施の形態に係る電子装置の製造工程を示す図である。図３〜図２３において、第１の実施の形態の電子装置１０と同一構成部分には同一符号を付す。
図３〜図２３を参照して、第１の実施の形態の電子装置１０の製造方法について説明する。始めに、図３に示す工程では、支持体１６１の上面１６１Ａに接着剤１６２を形成した後、接着剤１６２により、第１の電子部品２６，２７と支持体１６１とを接着させる。
このとき、支持体１６１の上面１６１Ａと第１の電極パッド３７〜４０の接続面３７Ａ，３８Ａ，３９Ａ，４０Ａとが接触するように、第１の電子部品２６，２７と支持体１６１とを接着させる。なお、押圧により第１の電子部品２６，２７が接着剤１６２に埋め込まれるようにし、かつ第１の電極パッド３７〜４０の接続面３７Ａ，３８Ａ，３９Ａ，４０Ａと支持体１６１の上面１６１Ａとを接触させるとよい。
この段階での第１の電子部品２６，２７は、薄板化されていない。このような薄板化されていない第１の電子部品２６，２７は、薄板化された第１の電子部品２６，２７よりもハンドリングしやすいため、支持体１６１の所定の位置に第１の電子部品２６，２７を精度良く接着することができる。薄板化前の第１の電子部品２６，２７の厚さは、例えば、７００μｍとすることができる。
第１の電子部品２６，２７としては、例えば、半導体チップを用いることができる。具体的には、第１の電子部品２６，２７としてＣＰＵ（Central Processing Unit）用の半導体チップを用いる場合や、第１の電子部品２６，２７のどちらか一方にＣＰＵ（Central Processing Unit）用の半導体チップを用い、他方にメモリ用の半導体チップを用いる場合や、第１の電子部品２６，２７のどちらか一方にＣＰＵ（Central Processing Unit）用の半導体チップを用い、他方にＧＰＵ（Graphics Processing Unit）用の半導体チップを用いる場合がある。
支持体１６１としては、例えば、ガラス基板、シリコン基板、金属板（例えば、Ｃｕ板）等を用いることができる。支持体１６１の厚さは、例えば、３００〜６００μｍとすることができる。接着剤１６２としては、例えば、接着性を有したポリイミド樹脂テープ（例えば、厚さ１〜２０μｍ）を用いることができる。
次いで、図４に示す工程では、接着剤１６２の上面１６２Ａに、第１の電子部品２６，２７の側面の一部を封止する絶縁部材２９を形成する。
絶縁部材２９としては、例えば、モールド樹脂（例えば、エポキシ樹脂よりなるモールド樹脂）を用いることができる。絶縁部材２９は、例えば、トランスファーモールド法により形成することができる。この段階での絶縁部材２９の厚さは、例えば、３００μｍとすることができる。
次いで、図５に示す工程では、図４に示す構造体の上面側（第１の電子部品２６，２７の背面２６Ｂ，２７Ｂ側）から、第１の電子部品２６，２７及び絶縁部材２９を研削（例えば、バックサイドグラインダによる研削）することで、第１の電子部品２６，２７を薄板化すると共に、薄板化された第１の電子部品２６，２７の背面２６Ｂ，２７Ｂと研削された絶縁部材２９の平面２９Ｂとを同一平面上に配置させる。
これにより、図５に示す構造体の上面は、平坦な面となる。薄板化された第１の電子部品２６，２７の厚さ（接着剤１６２上に配置された部分の第１の電子部品２６，２７の厚さ）は、例えば、２００μｍとすることができる。この場合、研削後の絶縁部材２９の厚さは、例えば、２００μｍとすることができる。
次いで、図６に示す工程では、絶縁部材２９の平面２９Ｂ側から、絶縁部材２９及び接着剤１６２を貫通する貫通孔４３〜４５を形成する。
貫通孔４３〜４５は、例えば、貫通孔４３〜４５の形成領域に対応する部分の絶縁部材２９及び接着剤１６２にレーザを照射することで形成する。貫通孔４３〜４５は、支持体１６１の上面１６１Ａを露出するように形成する。貫通孔４３〜４５の直径は、例えば、２００μｍとすることができる。
次いで、図７に示す工程では、貫通孔４３を充填し、第１及び第２の接続面３１Ａ，３１Ｂを有する貫通電極３１と、貫通孔４４を充填し、第１及び第２の接続面３２Ａ，３２Ｂを有する貫通電極３２と、貫通孔４５を充填し、第１及び第２の接続面３３Ａ，３３Ｂを有する貫通電極３３とを同時に形成する。
このとき、貫通電極３１〜３３は、貫通電極３１〜３３の第２の接続面３１Ｂ，３２Ｂ，３３Ｂが第１の電子部品２６，２７の背面２６Ｂ，２７Ｂ、及び絶縁部材２９の平面２９Ｂを通過する平面上に配置されるように形成する。貫通電極３１〜３３は、例えば、めっき法や印刷法等により形成することができる。
めっき法を用いて貫通電極３１〜３３を形成する場合、支持体１６１（例えば、シリコン基板、ガラス基板等）の上面１６１Ａに、スパッタ法によりＣｕ層（シリコン基板、ガラス基板の場合には給電層となる）を形成し、その後、先に説明した図３〜図６に示す工程と同様な処理を行った後、Ｃｕ層に給電して、貫通孔４３〜４５を充填するようにめっき膜を析出成長させることで、貫通電極３１〜３３を形成する。貫通電極３１〜３３の材料としては、例えば、Ｃｕを用いることができる。
なお、支持体１６１として金属板（例えば、Ｃｕ板）を用いる場合、支持体１６１が給電層として機能するため上記Ｃｕ層の形成は不要となる。
また、貫通電極３１〜３３を形成後、貫通電極３１〜３３の第２の接続面３１Ｂ，３２Ｂ，３３Ｂに、保護層（例えば、第２の接続面３１Ｂ，３２Ｂ，３３Ｂに、Ｎｉめっき層と、Ａｕめっき層とを順次積層させたＮｉ／Ａｕ積層膜）を設けてもよい。
次いで、図８に示す工程では、図７に示す第１の電子部品２６，２７及び貫通電極３１〜３３が形成された絶縁部材２９から接着剤１６２及び支持体１６１を除去する。
具体的には、例えば、図７に示す第１の電子部品２６，２７及び貫通電極３１〜３３が形成された絶縁部材２９から、支持体１６１を機械的に剥がすことで、支持体１６１と共に、接着剤１６２を除去する。
これにより、貫通電極３１〜３３及び第１の電極パッド３７〜４０は、接着剤１６２の厚さ分だけ、絶縁部材２９の多層配線構造体形成面２９Ａから突出する。しかし、貫通電極３１〜３３及び第１の電極パッド３７〜４０が多少突出していたとしても製造工程上なんら問題は無い。
また、貫通電極３１〜３３の第１の接続面３１Ａ，３２Ａ，３３Ａ及び第１の電極パッド３７〜４０の接続面３７Ａ，３８Ａ，３９Ａ，４０Ａと多層配線構造体形成面２９Ａとは、完全な同一平面上には配置されない。
次いで、図９に示す工程では、多層配線構造体形成面２９Ａ、第１の電極パッド３７〜４０、第１の電極パッド形成面２６Ａ，２７Ａ、及び貫通電極３１〜３３の第１の接続面３１Ａ，３２Ａ，３３Ａに、開口部１６３〜１６９を有した絶縁層６１を形成する。
具体的には、絶縁層６１は、例えば、図８に示す構造体の下面に絶縁層６１の母材となる絶縁樹脂フィルム（例えば、エポキシ樹脂フィルム）を貼り付けた後、開口部１６３〜１６９に対応する部分の絶縁樹脂フィルムをレーザ加工することで形成する。
開口部１６３は、接続面３７Ａを露出するように形成する。開口部１６４は、接続面３８Ａを露出するように形成する。開口部１６５は、接続面３９Ａを露出するように形成する。開口部１６６は、接続面４０Ａを露出するように形成する。開口部１６７は、貫通電極３１の第１の接続面３１Ａを露出するように形成する。開口部１６８は、貫通電極３２の第１の接続面３２Ａを露出するように形成する。開口部１６９は、貫通電極３３の第１の接続面３３Ａを露出するように形成する。
次いで、図１０に示す工程では、開口部１６３〜１６９及び絶縁層６１の面６１Ａに、ビア６５，６６，７１，７２，７６，７７，８１及び配線６７，７３，７８，８２を同時に形成する。これにより、第１の電子部品２６に設けられた第１の電極パッド３７，３８とビア６５，７１とが直接接続されると共に、第１の電子部品２７に設けられた第１の電極パッド３９，４０とビア６６，７６とが直接接続される。
このように、第１の電子部品２６，２７の第１の電極パッド３７〜４０とビア６５，６６，７１、７６とを直接接続することにより、バンプ或いは金属ワイヤを介して、電子部品と配線パターンとを電気的に接続させた従来の半導体装置と比較して、半導体装置１１の厚さ方向のサイズの小型化を図ることができる。
ビア７２は、貫通電極３１の第１の接続面３１Ａと直接接続され、ビア７７は、貫通電極３２の第１の接続面３２Ａと直接接続される。また、ビア８１は、貫通電極３３の第１の接続面３３Ａと直接接続される。
ビア６５，６６，７１，７２，７６，７７，８１及び配線６７，７３，７８，８２は、例えば、セミアディティブ法により形成することができる。ビア６５，６６，７１，７２，７６，７７，８１及び配線６７，７３，７８，８２の材料としては、例えば、Ｃｕを用いることができる。
次いで、図１１に示す工程では、先に説明した図９に示す工程と同様な処理を行うことにより、絶縁層６１の面６１Ａに、開口部１７１〜１７４を有した絶縁層６２を形成する。これにより、複数の絶縁層６１，６２が積層された積層体４９が形成される。
開口部１７１は、配線６７の一部を露出するように形成する。開口部１７２は、配線７３の一部を露出するように形成する。開口部１７３は、配線７８の一部を露出するように形成する。開口部１７４は、配線８２の一部を露出するように形成する。上記絶縁層６２としては、例えば、エポキシ樹脂フィルムを用いることができる。
次いで、図１２に示す工程では、先に説明した図１０に示す工程と同様な処理を行うことにより、開口部１７１〜１７４及び絶縁層６２の面６２Ａに、ビア６８，７４，７９，８３と、接続面５１Ａ，５２Ａ，５３Ａ，５４Ａを有した外部接続用パッド５１〜５４とを同時に形成する。
これにより、第１の電子部品２６，２７と外部接続用パッド５１とを電気的に接続する配線パターン５６と、第１の電子部品２６及び貫通電極３１と外部接続用パッド５２とを電気的に接続する配線パターン５７と、第１の電子部品２７及び貫通電極３２と外部接続用パッド５３とを電気的に接続する配線パターン５８と、貫通電極３３と外部接続用パッド５４とを電気的に接続する配線パターン５９とが形成される。
ビア６８，７４，７９，８３及び外部接続用パッド５１〜５４の材料としては、例えば、Ｃｕを用いることができる。
次いで、図１３に示す工程では、絶縁層６２の面６２Ａに、開口部８６〜８９を有したソルダーレジスト層６０を形成する。これにより、第１の半導体装置１１が製造される。なお、図３〜図１３に示す工程が、「第１の半導体装置形成工程」に相当する工程である。
開口部８６は、接続面５１Ａを露出するように形成する。開口部８７は、接続面５２Ａを露出するように形成する。開口部８８は、接続面５３Ａを露出するように形成する。開口部８９は、接続面５４Ａを露出するように形成する。
なお、接続面５１Ａ〜５４Ａに、Ｎｉめっき層と、Ａｕめっき層とを順次積層させ、Ｎｉ／Ａｕ積層膜よりなる保護層を設けてもよい。
また、接続面５１Ａ〜５４Ａに、それぞれ１つの外部接続端子（図示せず）を形成してもよい。外部接続端子としては、例えば、はんだボールやピン端子等を用いることができる。また、接続面５１Ａ〜５４Ａ自体を外部接続端子として用いてもよい。
次いで、図１４に示す工程では、先に説明した図３〜図５に示す工程と同様な処理を行うことで、接着剤１６２が形成された支持体１６１上に、薄板化された第２の電子部品９５，９６と、第２の電子部品９５，９６の背面９５Ｂ，９６Ｂと略面一とされた平面９８Ｂを有する絶縁部材９８とを形成する。
第２の電子部品９５，９６としては、例えば、半導体チップを用いることができる。具体的には、第２の電子部品９５，９６としてＣＰＵ（Central Processing Unit）用の半導体チップを用いる場合や、第２の電子部品９５，９６のどちらか一方にＣＰＵ（Central Processing Unit）用の半導体チップを用い、他方にメモリ用の半導体チップを用いる場合や、第２の電子部品９５，９６のどちらか一方にＣＰＵ（Central Processing Unit）用の半導体チップを用い、他方にＧＰＵ（Graphics Processing Unit）用の半導体チップを用いる場合がある。
薄板化された第２の電子部品９５，９６の厚さは、例えば、２００μｍとすることができる。また、絶縁部材９８の厚さは、例えば、２００μｍとすることができる。絶縁部材９８としては、例えば、モールド樹脂を用いることができる。モールド樹脂の材料としては、例えば、エポキシ樹脂を用いることができる。
次いで、図１５に示す工程では、先に説明した図８に示す工程と同様な処理を行うことで、図１４に示す第２の電子部品９５，９６が形成された絶縁部材９８から接着剤１６２及び支持体１６１を除去する。
次いで、図１６に示す工程では、先に説明した図９に示す工程と同様な処理を行うことで、多層配線構造体形成面９８Ａ、第２の電極パッド形成面９５Ａ，９６Ａ、及び第２の電極パッド１１４〜１１７を覆う絶縁層６１を形成する。次いで、先に説明した図１０に示す工程と同様な処理を行うことで、ビア１２７，１２８，１３３，１４１及び配線１２９，１３４，１４２を同時に形成する。
ビア１２７は、第２の電極パッド１１４の接続面１１４Ａと直接接続されるように形成する。ビア１２８は、第２の電極パッド１１６の接続面１１６Ａと直接接続されるように形成する。ビア１３３は、第２の電極パッド１１５の接続面１１５Ａと直接接続されるように形成する。ビア１４１は、第２の電極パッド１１７の接続面１１７Ａと直接接続されるように形成する。
配線１２９は、ビア１２７，１２８と一体的に構成されるように形成する。配線１３４は、ビア１３３と一体的に構成されるように形成する。配線１４２は、ビア１４１と一体的に構成されるように形成する。
ビア１２７，１２８，１３３，１４１及び配線１２９，１３４，１４２の材料としては、例えば、Ｃｕを用いることができる。
次いで、図１７に示す工程では、先に説明した図１１に示す工程と同様な処理を行うことで、絶縁層６１の面６１Ａ及び配線１２９，１３４，１４２を覆う絶縁層６２を形成する。これにより、絶縁層６１，６２により構成された積層体１２１が形成される。
次いで、先に説明した図１２に示す工程と同様な処理を行うことで、ビア１３５，１４３及び配線１３１，１３６，１４５を同時に形成する。これにより、積層体１２１に、配線パターン１２３〜１２５が形成されると共に、多層配線構造体９９が形成される。
ビア１３５は、配線１３４と接続されるように形成する。ビア１４３は、配線１４２と接続されるように形成する。配線１３１は、配線１２９と電気的に接続されるように形成する。配線１３６は、ビア１３５と一体的に構成されるように形成する。配線１４５は、ビア１４３と一体的に構成されるように形成する。
ビア１３５，１４３及び配線１３１，１３６，１４５の材料としては、例えば、Ｃｕを用いることができる。
次いで、図１８に示す工程では、図１７に示す構造体を貫通する貫通孔１０１〜１０３（第１の貫通孔）を形成する。貫通孔１０１は、絶縁部材９８、積層体１２１、及び配線１３１を貫通するように形成する。貫通孔１０２は、絶縁部材９８、積層体１２１、及び配線１３６を貫通するように形成する。貫通孔１０３は、絶縁部材９８、積層体１２１、及び配線１４５を貫通するように形成する。
具体的には、貫通孔１０１〜１０３、例えば、レーザ加工又はドリル加工により形成する。貫通孔１０１〜１０３の直径は、例えば、１００μｍとすることができる。
次いで、図１９に示す工程では、貫通電極１０６〜１０８（第２の貫通電極）を形成する。貫通電極１０６は、貫通孔１０１の側面（配線１３１の側面も含む）、貫通孔１０１の近傍に位置する部分の絶縁部材９８の平面９８Ｂ、及び配線１３１の下面に形成する。
貫通電極１０７は、貫通孔１０２の側面（配線１３６の側面も含む）、貫通孔１０２の近傍に位置する部分の絶縁部材９８の平面９８Ｂ、及び配線１３６の下面に形成する。貫通電極１０８は、貫通孔１０３の側面（配線１４５の側面も含む）、貫通孔１０３の近傍に位置する部分の絶縁部材９８の平面９８Ｂ、及び配線１４５の下面に形成する。
具体的には、貫通電極１０６〜１０８は、例えば、無電解めっき法により、無電解Ｃｕめっき膜を形成したのち、無電解Ｃｕめっき膜を給電層とする電解めっき法により、電解Ｃｕめっき膜を積層させることで形成する。この場合、貫通電極１０６〜１０８は、無電解Ｃｕめっき膜及び電解Ｃｕめっき膜により構成される。
これにより、第２の半導体装置１２が形成される。なお、図１４〜図１９に示す工程が「第２の半導体装置形成工程」に相当する工程である。
次いで、図２０に示す工程では、図１３に示す第１の半導体装置１１上に、接着層１３を介して、図１９に示す第２の半導体装置１２を接着する（半導体装置接着工程）。具体的には、第１の半導体装置１１と第２の半導体装置１２との間に接着層１３を配置することにより、第１の電子部品２６，２７の第１の背面２６Ｂ，２７Ｂと多層配線構造体９９とが対向するように、第１の半導体装置１１と第２の半導体装置１２とを接着する。
接着層１３としては、例えば、接着性を有した絶縁樹脂層（例えば、エポキシ樹脂）を用いることができる。接着層１３の厚さは、例えば、５０μｍとすることができる。
次いで、図２１に示す工程では、貫通孔１４６〜１４８と貫通電極３１〜３３の第２の接続面３１Ｂ，３２Ｂ，３３Ｂとの間に位置する部分の接着層１３を貫通し、貫通孔１４６〜１４８と一体的に構成される貫通孔１５〜１７（第３の貫通孔）を形成する（第３の貫通孔形成工程）。これにより、貫通孔１５〜１７から貫通電極３１〜３３の第２の接続面３１Ｂ，３２Ｂ，３３Ｂが露出される。
貫通孔１５は、貫通孔１４６と貫通電極３３の第２の接続面３３Ｂとの間に位置する部分の接着層１３を貫通するように形成する。貫通孔１６は、貫通孔１４７と貫通電極３１の第２の接続面３１Ｂとの間に位置する部分の接着層１３を貫通するように形成する。貫通孔１７は、貫通孔１４８と貫通電極３２の第２の接続面３２Ｂとの間に位置する部分の接着層１３を貫通するように形成する。
具体的には、貫通孔１５〜１７は、例えば、貫通孔１４６〜１４８と貫通電極３１〜３３の第２の接続面３１Ｂ，３２Ｂ，３３Ｂとの間に位置する部分の接着層１３をレーザ加工することで形成する。貫通孔１５〜１７の直径は、例えば、８０μｍとすることができる。
次いで、図２２に示す工程では、貫通孔１５，１４６を充填すると共に、絶縁部材９８の平面９８Ｂから突出する部分の貫通電極１０６に設けられた外部接続用パッド部１５１を有する貫通電極２１と、貫通孔１６，１４７を充填すると共に、絶縁部材９８の平面９８Ｂから突出する部分の貫通電極１０７に設けられた外部接続用パッド部１５２を有する貫通電極２２と、貫通孔１７，１４８を充填すると共に、絶縁部材９８の平面９８Ｂから突出する部分の貫通電極１０８に設けられた外部接続用パッド部１５３を有する貫通電極２３とを同時に形成する（第３の貫通電極形成工程）。
これにより、貫通電極２１は、貫通電極３３，１０６と接続され、貫通電極２２は、貫通電極３１，１０７と接続され、貫通電飾２３は、貫通電極３２，１０８と接続される。よって、貫通電極２１〜２３は、第１の半導体装置１１と第２の半導体装置１２とを電気的に接続している。
このように、接着層１３により第１の半導体装置１１と第２の半導体装置１２とを接着し、次いで、貫通孔１４６〜１４８と貫通電極３１〜３３の第２の接続面３１Ｂ，３２Ｂ，３３Ｂとの間に位置する部分の接着層１３を貫通し、貫通孔１４６〜１４８と一体的に構成される貫通孔１５〜１７を形成し、その後、貫通孔１５，１４６を充填する貫通電極２１、貫通孔１６，１４７を充填する貫通電極２２、貫通孔１７，１４８を充填する貫通電極２３を同時に形成することにより、内部接続端子（例えば、はんだボール）を用いることなく、第１の半導体装置１１と第２の半導体装置１２とを電気的に接続することが可能となるため、電子装置１０の厚さ方向のサイズを小型化することができる。
また、貫通電極２１〜２３を介して、第１の半導体装置１１と第２の半導体装置１２とを電気的に接続することにより、内部接続端子（例えば、はんだボール）を介して、第１の半導体装置１１と第２の半導体装置１２とを電気的に接続した場合と比較して、第１の半導体装置１１と第２の半導体装置１２との間の電気的接続信頼性を向上させることができる。
具体的には、貫通電極２１〜２３は、例えば、無電解めっき法により、無電解Ｃｕめっき膜を形成したのち、無電解Ｃｕめっき膜を給電層とする電解めっき法により、電解Ｃｕめっき膜を積層させることで形成する。この場合、貫通電極２１〜２３は、無電解Ｃｕめっき膜及び電解Ｃｕめっき膜により構成される。
次いで、図２３に示す工程では、第２の電子部品９５，９６の背面９５Ｂ，９６Ｂ及び絶縁部材９８の平面９８Ｂを覆うと共に、開口部１５５〜１５７を有したソルダーレジスト層２４を形成する。これにより、第１の実施の形態の電子装置１０が製造される。
開口部１５５は、外部接続用パッド部１５１の接続面１５１Ａを露出するように形成する。開口部１５６は、外部接続用パッド部１５２の接続面１５２Ａを露出するように形成する。開口部１５７は、外部接続用パッド部１５３の接続面１５３Ａを露出するように形成する。
本実施の形態の電子装置の製造方法によれば、接着層１３により第１の半導体装置１１と第２の半導体装置１２とを接着し、次いで、貫通孔１４６〜１４８と貫通電極３１〜３３の第２の接続面３１Ｂ，３２Ｂ，３３Ｂとの間に位置する部分の接着層１３を貫通し、貫通孔１４６〜１４８と一体的に構成される貫通孔１５〜１７を形成し、その後、貫通孔１５，１４６を充填する貫通電極２１、貫通孔１６，１４７を充填する貫通電極２２、貫通孔１７，１４８を充填する貫通電極２３を同時に形成することにより、内部接続端子（例えば、はんだボール）を用いることなく、第１の半導体装置１１と第２の半導体装置１２とを電気的に接続することが可能となるため、電子装置１０の厚さ方向のサイズを小型化することができる。
また、貫通電極２１〜２３を介して、第１の半導体装置１１と第２の半導体装置１２とを電気的に接続することにより、内部接続端子（例えば、はんだボール）を介し、第１の半導体装置１１と第２の半導体装置１２とを電気的に接続した場合と比較して、第１の半導体装置１１と第２の半導体装置１２との間の電気的接続信頼性を向上させることができる。
（第２の実施の形態）
図２４は、本発明の第２の実施の形態に係る電子装置の断面図である。図２４において、第１の実施の形態の電子装置１０と同一構成部分には同一符号を付す。
図２４を参照するに、第２の実施の形態の電子装置１８０は、第２の半導体装置１８１と、第１の半導体装置１８２と、貫通孔１８３〜１８５と、貫通電極１８７〜１８９と、樹脂１９１と、ソルダーレジスト層１９２，１９３とを有する。なお、説明の便宜上、第１の半導体装置１８２よりも先に第２の半導体装置１８１の構成について説明する。
第２の半導体装置１８１は、第１の電子装置１０に設けられた第２の半導体装置１２の構成要素から貫通孔１０１〜１０３、１４６〜１４８及び貫通電極１０６〜１０８を除いた以外は、第２の半導体装置１２と同様に構成される。
第１の半導体装置１８２は、第２の半導体装置１８１に設けられた第２の電子部品９５，９６の代わりに、第１の電子装置１０に設けられた第１の半導体装置１１を構成する第１の電子部品２６，２７を設けた以外は、第２の半導体装置１８１と同様に構成される。
第１の電子部品２６，２７の側面は、絶縁部材９８（この場合、第１の絶縁部材）により封止されている。第１の電子部品２６，２７に設けられた電極パッド形成面２６Ａ，２７Ａは、絶縁部材９８に設けられた多層配線構造体形成面９８Ａ（この場合、第１の多層配線構造体形成面）に対して略面一となるように配置されている。電極パッド３７，３９は、配線パターン１２３（この場合、第１の配線パターン）と直接接続されている。電極パッド３８は、配線パターン１２４（この場合、第１の配線パターン）と直接接続されている。電極パッド４０は、配線パターン１２５（この場合、第１の配線パターン）と直接接続されている。
第２の半導体装置１８１は、第２の半導体装置１８１に形成された多層配線構造体９９と第１の半導体装置１８２に設けられた第１の電子部品２６，２７の背面２６Ｂ，２７Ｂとが対向するように、接着層１３により、第１の半導体装置１８２上に接着されている。
貫通孔１８３は、第２の半導体装置１８１に設けられた絶縁部材９８、多層配線構造体９９、及び配線１３１と、接着層１３と、第１の半導体装置１８２に設けられた絶縁部材９８、多層配線構造体９９、及び配線１３１とを貫通するように形成されている。貫通孔１８３の直径は、例えば、１００μｍとすることができる。
貫通孔１８４は、第２の半導体装置１８１に設けられた絶縁部材９８、多層配線構造体９９、及び配線１３６と、接着層１３と、第１の半導体装置１８２に設けられた絶縁部材９８、多層配線構造体９９、及び配線１３６とを貫通するように形成されている。貫通孔１８４の直径は、例えば、１００μｍとすることができる。
貫通孔１８５は、第２の半導体装置１８１に設けられた絶縁部材９８、多層配線構造体９９、及び配線１４５と、接着層１３と、第１の半導体装置１８２に設けられた絶縁部材９８、多層配線構造体９９、及び配線１４５とを貫通するように形成されている。貫通孔１８５の直径は、例えば、１００μｍとすることができる。
貫通電極１８７は、貫通電極本体２０３と、第１の外部接続用パッド部２０４と、第２の外部接続用パッド部２０５とを有する。貫通電極本体２０３は、貫通孔１８３の側面（貫通孔１８３に露出された配線１３１の側面も含む）、貫通孔１８３の一方の端部の近傍に位置する部分の絶縁層６２の面６２Ａ、及び貫通孔１８３の他方の端部の近傍に位置する部分の絶縁部材９８の平面９８Ｂに設けられている。これにより、貫通電極１８７は、第２の半導体装置１８１に設けられた配線１３１と第１の半導体装置１８２に設けられた配線１３１と接続されている。したがって、貫通電極１８７は、第１の半導体装置１８２と第２の半導体装置１８１とを電気的に接続している。貫通電極本体２０３は、その中心部に貫通孔２０３Ａを有する。貫通孔２０３Ａは、樹脂１９１により充填されている。貫通電極本体２０３の材料としては、例えば、Ｃｕを用いることができる。
第１の外部接続用パッド部２０４は、貫通孔２０３Ａの一方の端部を塞ぐように、絶縁層６２の面６２Ａに形成された部分の貫通電極本体２０３の下面及び樹脂１９１の下端面に設けられている。第１の外部接続用パッド部２０４は、第１の半導体装置１８２を構成する多層配線構造体９９から露出されている。第１の外部接続用パッド部２０４は、外部接続端子（図示せず）が接続される接続面２０４Ａを有する。第１の外部接続用パッド部２０４は、例えば、他の半導体装置（図示せず）やマザーボード等の実装基板（図示せず）と電気的に接続されるパッドである。第１の外部接続用パッド部２０４の材料としては、例えば、Ｃｕを用いることができる。
第２の外部接続用パッド部２０５は、貫通孔２０３Ａの他方の端部を塞ぐように、絶縁部材９８の平面９８Ｂに形成された部分の貫通電極本体２０３の上面及び樹脂１９１の上面に設けられている。第２の外部接続用パッド部２０５は、第２の半導体装置１８１を構成する絶縁部材９８の平面９８Ｂから露出されている。第２の外部接続用パッド部２０５は、外部接続端子（図示せず）が接続される接続面２０５Ａを有する。第２の外部接続用パッド部２０５は、例えば、他の半導体装置（図示せず）やマザーボード等の実装基板（図示せず）と電気的に接続されるパッドである。第２の外部接続用パッド部２０５の材料としては、例えば、Ｃｕを用いることができる。
貫通電極１８８は、貫通電極本体２０７と、第１の外部接続用パッド部２０８と、第２の外部接続用パッド部２０９とを有する。貫通電極本体２０７は、貫通孔１８４の側面（貫通孔１８４に露出された配線１３６の側面も含む）、貫通孔１８４の一方の端部の近傍に位置する部分の絶縁層６２の面６２Ａ、及び貫通孔１８４の他方の端部の近傍に位置する部分の絶縁部材９８の平面９８Ｂに設けられている。これにより、貫通電極１８８は、第２の半導体装置１８１に設けられた配線１３６と第１の半導体装置１８２に設けられた配線１３６と接続されている。したがって、貫通電極１８８は、第１の半導体装置１８２と第２の半導体装置１８１とを電気的に接続している。貫通電極本体２０７は、その中心部に貫通孔２０７Ａを有する。貫通孔２０７Ａは、樹脂１９１により充填されている。貫通電極本体２０７の材料としては、例えば、Ｃｕを用いることができる。
第１の外部接続用パッド部２０８は、貫通孔２０７Ａの一方の端部を塞ぐように、絶縁層６２の面６２Ａに形成された部分の貫通電極本体２０７の下面及び樹脂１９１の下端面に設けられている。第１の外部接続用パッド部２０８は、第１の半導体装置１８２を構成する多層配線構造体９９から露出されている。第１の外部接続用パッド部２０８は、外部接続端子（図示せず）が接続される接続面２０８Ａを有する。第１の外部接続用パッド部２０８は、例えば、他の半導体装置（図示せず）やマザーボード等の実装基板（図示せず）と電気的に接続されるパッドである。第１の外部接続用パッド部２０８の材料としては、例えば、Ｃｕを用いることができる。
第２の外部接続用パッド部２０９は、貫通孔２０７Ａの他方の端部を塞ぐように、絶縁部材９８の平面９８Ｂに形成された部分の貫通電極本体２０７の上面及び樹脂１９１の上面に設けられている。第２の外部接続用パッド部２０９は、第２の半導体装置１８１を構成する絶縁部材９８の平面９８Ｂから露出されている。第２の外部接続用パッド部２０９は、外部接続端子（図示せず）が接続される接続面２０９Ａを有する。第２の外部接続用パッド部２０９は、例えば、他の半導体装置（図示せず）やマザーボード等の実装基板（図示せず）と電気的に接続されるパッドである。第２の外部接続用パッド部２０９の材料としては、例えば、Ｃｕを用いることができる。
貫通電極１８９は、貫通電極本体２１１と、第１の外部接続用パッド部２１２と、第２の外部接続用パッド部２１３とを有する。貫通電極本体２１１は、貫通孔１８５の側面（貫通孔１８５に露出された配線１４５の側面も含む）、貫通孔１８５の一方の端部の近傍に位置する部分の絶縁層６２の面６２Ａ、及び貫通孔１８５の他方の端部の近傍に位置する部分の絶縁部材９８の平面９８Ｂに設けられている。これにより、貫通電極１８９は、第２の半導体装置１８１に設けられた配線１４５と第１の半導体装置１８２に設けられた配線１４５と接続されている。したがって、貫通電極１８９は、第１の半導体装置１８２と第２の半導体装置１８１とを電気的に接続している。貫通電極本体２１１は、その中心部に貫通孔２１１Ａを有する。貫通孔２１１Ａは、樹脂１９１により充填されている。貫通電極本体２１１の材料としては、例えば、Ｃｕを用いることができる。
第１の外部接続用パッド部２１２は、貫通孔２１１Ａの一方の端部を塞ぐように、絶縁層６２の面６２Ａに形成された部分の貫通電極本体２１１の下面及び樹脂１９１の下端面に設けられている。第１の外部接続用パッド部２１２は、第１の半導体装置１８２を構成する多層配線構造体９９から露出されている。第１の外部接続用パッド部２１２は、外部接続端子（図示せず）が接続される接続面２１２Ａを有する。第１の外部接続用パッド部２１２は、例えば、他の半導体装置（図示せず）やマザーボード等の実装基板（図示せず）と電気的に接続されるパッドである。第１の外部接続用パッド部２１２の材料としては、例えば、Ｃｕを用いることができる。
第２の外部接続用パッド部２１３は、貫通孔２１１Ａの他方の端部を塞ぐように、絶縁部材９８の平面９８Ｂに形成された部分の貫通電極本体２１１の上面及び樹脂１９１の上面に設けられている。第２の外部接続用パッド部２１３は、第２の半導体装置１８１を構成する絶縁部材９８の平面９８Ｂから露出されている。第２の外部接続用パッド部２１３は、外部接続端子（図示せず）が接続される接続面２１３Ａを有する。第２の外部接続用パッド部２１３は、例えば、他の半導体装置（図示せず）やマザーボード等の実装基板（図示せず）と電気的に接続されるパッドである。第２の外部接続用パッド部２１３の材料としては、例えば、Ｃｕを用いることができる。
上記説明したように、第１の半導体１８２上に、接着層１３を介して、第２の半導体装置１８１を接着させ、第１の半導体装置１８２及び第２の半導体装置１８１を貫通すると共に、第１の半導体装置１８２及び第２の半導体装置１８１に形成された配線パターン１２３〜１２５と接続される貫通電極１８７〜１８９を設けることにより、内部接続端子（例えば、はんだボール）を用いることなく、第１の半導体装置１８２と第２の半導体装置１８１とを電気的に接続することが可能となるため、電子装置１８０の厚さ方向のサイズを小型化することができる。
また、貫通電極１８７〜１８９を介して、第１の半導体装置１８２と第２の半導体装置１８１とを電気的に接続することにより、内部接続端子（例えば、はんだボール）を介して第１の半導体装置１８２と第２の半導体装置１８１とを電気的に接続した場合と比較して、第１の半導体装置１８２と第２の半導体装置１８１との間の電気的接続信頼性を向上させることができる。
また、上記説明した第１の外部接続用パッド部２０４，２０８，２１２及び第２の外部接続用パッド部２０５，２０９，２１３を貫通孔１８３〜１８５の直径よりも幅広形状にするとよい。これにより、外部接続端子（図示せず）を介して、第１の外部接続用パッド部２０４，２０８，２１２及び第２の外部接続用パッド部２０５，２０９，２１３に、他の半導体装置（図示せず）或いはマザーボード等の実装基板（図示せず）を確実に接続することができる。
樹脂１９１は、貫通孔２０３Ａ，２０７Ａ，２１１Ａを充填するように設けられている。樹脂１９１としては、例えば、エポキシ樹脂を用いることができる。
ソルダーレジスト層１９２は、第１の半導体装置１８２に設けられた絶縁層６２の面６２Ａ及び配線１３６，１４５に形成されている。ソルダーレジスト層１９２は、開口部２１６〜２１８を有する。開口部２１６は、第１の外部接続用パッド部２０４の接続面２０４Ａを露出するように形成されている。開口部２１７は、第１の外部接続用パッド部２０８の接続面２０８Ａを露出するように形成されている。開口部２１８は、第１の外部接続用パッド部２１２の接続面２１２Ａを露出するように形成されている。
ソルダーレジスト層１９３は、第２の半導体装置１８１に設けられた絶縁部材９８の平面９８Ｂ及び第２の電子部品９５，９６の背面９５Ｂ，９６Ｂに形成されている。ソルダーレジスト層１９３は、開口部２２１〜２２３を有する。開口部２２１は、第２の外部接続用パッド部２０５の接続面２０５Ａを露出するように形成されている。開口部２２２は、第２の外部接続用パッド部２０９の接続面２０９Ａを露出するように形成されている。開口部２２３は、第２の外部接続用パッド部２１３の接続面２１３Ａを露出するように形成されている。
本実施の形態の電子装置によれば、第１の半導体１８２上に、接着層１３を介して、第２の半導体装置１８１を接着させ、第１の半導体装置１８２及び第２の半導体装置１８１を貫通すると共に、第１の半導体装置１８２及び第２の半導体装置１８１に形成された配線パターン１２３〜１２５と接続される貫通電極１８７〜１８９を設けることにより、内部接続端子（例えば、はんだボール）を用いることなく、第１の半導体装置１８２と第２の半導体装置１８１とを電気的に接続することが可能となるため、電子装置１８０の厚さ方向のサイズを小型化することができる。
また、貫通電極１８７〜１８９を介して、第１の半導体装置１８２と第２の半導体装置１８１とを電気的に接続することにより、内部接続端子（例えば、はんだボール）を介して第１の半導体装置１８２と第２の半導体装置１８１とを電気的に接続した場合と比較して、第１の半導体装置１８２と第２の半導体装置１８１との間の電気的接続信頼性を向上させることができる。
図２５〜図２８は、本発明の第２の実施の形態に係る電子装置の製造工程を示す図である。図２５〜図２８において、第２の実施の形態の電子装置１８０と同一構成部分には同一符号を付す。
図２５〜図２８を参照して、第２の実施の形態の電子装置１８０の製造方法について説明する。始めに、第１の実施の形態で説明した図１４〜図１７に示す工程と同様な処理を繰り返し行う（２度行う）ことで、第１の半導体装置１８２と第２の半導体装置１８１とを形成する（第１の半導体装置形成工程及び第２の半導体装置形成工程）。
次いで、図２５に示す工程では、第１の半導体装置１８２上に接着層１３を介して、第２の半導体装置１８１を接着する（半導体装置接着工程）。具体的には、例えば、第１の半導体装置１８２と第２の半導体装置１８１との間に接着層を配置することにより、第１の電子部品２６，２７の第１の背面２６Ｂ，２７Ｂと第２の半導体装置１８１に設けられた多層配線構造体９９とが対向するように、第１の半導体装置１８２と第２の半導体装置１８１とを接着する。
接着層１３としては、例えば、接着性を有した絶縁樹脂層（例えば、エポキシ樹脂）を用いることができる。接着層１３の厚さは、例えば、５０μｍとすることができる。
次いで、図２６に示す工程では、貫通孔１８３〜１８５を形成する（貫通孔形成工程）。
貫通孔１８３は、第２の半導体装置１８１に設けられた絶縁部材９８、多層配線構造体９９、及び配線１３１と、接着層１３と、第１の半導体装置１８２に設けられた絶縁部材９８、多層配線構造体９９、及び配線１３１とを貫通するように形成する。
貫通孔１８４は、第２の半導体装置１８１に設けられた絶縁部材９８、多層配線構造体９９、及び配線１３６と、接着層１３と、第１の半導体装置１８２に設けられた絶縁部材９８、多層配線構造体９９、及び配線１３６とを貫通するように形成する。
貫通孔１８５は、第２の半導体装置１８１に設けられた絶縁部材９８、多層配線構造体９９、及び配線１４５と、接着層１３と、第１の半導体装置１８２に設けられた絶縁部材９８、多層配線構造体９９、及び配線１４５とを貫通するように形成する。貫通孔１８３〜１８５の直径は、例えば、１００μｍとすることができる。
貫通孔１８３〜１８５は、例えば、レーザ加工により形成することができる。
次いで、図２７に示す工程では、貫通孔１８３〜１８５に、貫通電極１８７〜１８９及び貫通孔２０３Ａ，２０７Ａ，２１１Ａを充填する樹脂１９１を形成する（貫通電極形成工程）。
これにより、貫通電極１８７は、第１の半導体装置１８２に設けられた配線１３１及び第２の半導体装置１８１に設けられた配線１３１と接続される。また、貫通電極１８８は、第１の半導体装置１８２に設けられた配線１３６及び第２の半導体装置１８１に設けられた配線１３６と接続される。また、貫通電極１８９は、第１の半導体装置１８２に設けられた配線１４５及び第２の半導体装置１８１に設けられた配線１４５と接続される。
貫通電極１８７〜１８９は、例えば、無電解めっき法と電解めっき法とを組み合わせることで形成する。貫通電極１８７〜１８９の材料としては、例えばＣｕを用いることができる。樹脂１９１の材料としては、例えば、エポキシ樹脂を用いることができる。
次いで、図２８に示す工程では、第１の半導体装置１８２に設けられた絶縁層６２の面６２Ａ及び配線１３６，１４５に、開口部２１６〜２１８を有したソルダーレジスト層１９２を形成すると共に、第２の半導体装置１８１に設けられた絶縁部材９８の平面９８Ｂ及び第２の電子部品９５，９６の背面９５Ｂ，９６Ｂに、開口部２２１〜２２３を有したソルダーレジスト層１９３とを形成する。これにより、第２の実施の形態の電子装置１８０が製造される。
開口部２１６は、接続面２０４Ａを露出するように形成する。開口部２１７は、接続面２０８Ａを露出するように形成する。開口部２１８は、接続面２１２Ａを露出するように形成する。開口部２２１は、接続面２０５Ａを露出するように形成する。開口部２２２は、接続面２０９Ａを露出するように形成する。開口部２２３は、接続面２１３Ａを露出するように形成する。
本実施の形態の電子装置の製造方法によれば、接着層１３により第１の半導体装置１８２と第２の半導体装置１８１とを接着し、次いで、配線１３１を含む第１の半導体装置１８２及び配線１３１を含む第２の半導体装置１８１を貫通する貫通孔１８３と、配線１３６を含む第１の半導体装置１８２及び配線１３６を含む第２の半導体装置１８１を貫通する貫通孔１８４と、配線１４５を含む第１の半導体装置１８２及び配線１４５を含む第２の半導体装置１８１を貫通する貫通孔１８５とを形成し、次いで、貫通孔１８３に配線１３１と接続された貫通電極１８７と、貫通孔１８４に配線１３６と接続された貫通電極１８８と、貫通孔１８５に配線１４５と接続された貫通電極１８９とを形成することにより、内部接続端子（例えば、はんだボール）を用いることなく、第１の半導体装置１８２と第２の半導体装置１８１とを電気的に接続することが可能となるため、電子装置１８０の厚さ方向のサイズを小型化することができる。
また、貫通電極１８７〜１８９を介して、第１の半導体装置１８２と第２の半導体装置１８１とを電気的に接続することにより、内部接続端子（例えば、はんだボール）を介して第１の半導体装置１８２と第２の半導体装置１８１とを電気的に接続した場合と比較して、第１の半導体装置１８２と第２の半導体装置１８１との間の電気的接続信頼性を向上させることができる。
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
例えば、３つ以上の半導体装置を積層してもよい。
１０，１８０ 電子装置
１１，１８２ 第１の半導体装置
１２，１８１ 第２の半導体装置
１３ 接着層
１５〜１７，４３〜４５，１０１〜１０３，１４６〜１４８，１８３〜１８５，２０３Ａ，２０７Ａ，２１１Ａ 貫通孔
２１〜２３，３１〜３３，１０６〜１０８，１８７〜１８９ 貫通電極
２４，６０，１９２，１９３ ソルダーレジスト層
２６，２７ 第１の電子部品
２６Ａ，２７Ａ 第１の電極パッド形成面
２６Ｂ，２７Ｂ，９５Ｂ，９６Ｂ 背面
２９，９８ 絶縁部材
２９Ａ，９８Ａ 多層配線構造体形成面
２９Ｂ，９８Ｂ 平面
３１Ａ，３２Ａ，３３Ａ 第１の接続面
３１Ｂ，３２Ｂ，３３Ｂ 第２の接続面
３５，９９ 多層配線構造体
３７〜４０ 第１の電極パッド
３７Ａ，３８Ａ，３９Ａ，４０Ａ，５１Ａ，５２Ａ，５３Ａ，５４Ａ，１１４Ａ，１１５Ａ，１１６Ａ，１１７Ａ，１５１Ａ，１５２Ａ，１５３Ａ，２０４Ａ，２０５Ａ，２０８Ａ，２０９Ａ，２１２Ａ，２１３Ａ 接続面
４９，１２１ 積層体
５１〜５４ 外部接続用パッド
５６〜５９，１２３〜１２５ 配線パターン
６１，６２ 絶縁層
６１Ａ，６２Ａ 面
６５，６６，６８，７１，７２，７４，７６，７７，７９，８１，８３，１２７，１２８，１３３，１３５，１４１，１４３ ビア
６７，７３，７８，８２，１２９，１３１，１３４，１３６，１４２，１４５ 配線
８６〜８９，１５５〜１５７，１６３〜１６９，１７１〜１７４，２１６〜２１８，２２１〜２２３ 開口部
９５，９６ 第２の電子部品
９５Ａ，９６Ａ 第２の電極パッド形成面
１１４〜１１７ 第２の電極パッド
１５１〜１５３ 外部接続用パッド部
１６１ 支持体
１６１Ａ，１６２Ａ 上面
１６２ 接着剤
１９１ 樹脂
２０３，２０７，２１１ 貫通電極本体
２０４，２０８，２１２ 第１の外部接続用パッド部
２０５，２０９，２１３ 第２の外部接続用パッド部

Claims (12)

  1. 第１の電極パッド、該第１の電極パッドが形成される第１の電極パッド形成面、及び該第１の電極パッド形成面の反対側に位置する第１の背面を有する第１の電子部品と、
    前記第１の電極パッド及び前記第１の電極パッド形成面を露出する第１の多層配線構造体形成面、及び前記第１の背面を露出すると共に、前記第１の背面に対して略面一となるように構成された平面を有し、前記第１の電極パッド形成面及び前記第１の背面を露出するよう、前記第１の電子部品の周囲に設けられ、前記第１の電子部品の側面を封止する第１の絶縁部材と、
    前記第１の絶縁部材を貫通するように配置され、前記第１の多層配線構造体形成面から露出された第１の接続面、及び前記第１の絶縁部材の平面から露出された第２の接続面を有する第１の貫通電極と、
    前記第１の多層配線構造体形成面、前記第１の電極パッド、前記第１の電極パッド形成面、及び前記第１の貫通電極の第１の接続面を覆うように設けられ、積層された複数の絶縁層により構成された第１の積層体と、前記第１の多層配線構造体形成面と接触する面とは反対側に位置する前記第１の積層体の面に配置された外部接続用パッドと、前記第１の積層体に内設され、前記第１の電極パッド、前記第１の貫通電極の第１の接続面、及び前記外部接続用パッドと接続された第１の配線パターンと、を備えた第１の多層配線構造体と、
    を有する第１の半導体装置と、
    第２の電極パッド、該第２の電極パッドが形成される第２の電極パッド形成面、及び該第２の電極パッド形成面の反対側に位置する第２の背面を有する第２の電子部品と、
    前記第２の電極パッド形成面を露出する第２の多層配線構造体形成面、及び前記第２の背面を露出すると共に、前記第２の背面に対して略面一となるように構成された平面を有し、前記第２の電極パッド形成面及び前記第２の背面を露出するよう、前記第２の電子部品の周囲に設けられ、前記第２の電子部品の側面を封止する第２の絶縁部材と、
    前記第２の多層配線構造体形成面、前記第２の電極パッド、及び前記第２の電極パッド形成面を覆うように設けられ、積層された複数の絶縁層により構成された第２の積層体と、前記第２の積層体に内設され、前記第２の電極パッドと接続された第２の配線パターンと、を備えた第２の多層配線構造体と、
    前記第２の絶縁部材及び前記第２の多層配線構造体を貫通する第１の貫通孔と、
    前記第１の貫通孔の側面に設けられ、中心部に第２の貫通孔を有し、前記第２の配線パターンと接続された第２の貫通電極と、
    を有する第２の半導体装置と、
    前記第１の半導体装置と前記第２の半導体装置との間に設けられ、前記第１の電子部品の第１の背面と前記第２の多層配線構造体とが対向するように、前記第１の半導体装置と前記第２の半導体装置とを接着する接着層と、を備え、
    前記第１の貫通電極の第２の接続面と前記第２の貫通孔との間に位置する部分の前記接着層を貫通し、前記第２の貫通孔と一体的に構成された第３の貫通孔と、
    前記第２及び第３の貫通孔を充填し、前記第１及び第２の貫通電極と接続された第３の貫通電極とを設けた特徴とする電子装置。
  2. 前記第２の貫通孔は、前記第２の配線パターンを貫通するように配置されており、前記第２の貫通電極の側面が前記第２の配線パターンと接続されることを特徴とする請求項１記載の電子装置。
  3. 前記第３の貫通電極は、前記第２の絶縁部材から突出する外部接続用パッド部を有しており、
    前記外部接続用パッド部を前記第２の貫通孔の直径よりも幅広形状としたことを特徴とする請求項１または２項記載の電子装置。
  4. 前記第１の絶縁部材の平面、前記第１の電子部品の背面、及び前記第１の貫通電極の第２の接続面を同一平面上に配置したことを特徴とする請求項１ないし３のうち、いずれか１項記載の電子装置。
  5. 第１の電極パッド、該第１の電極パッドが形成される第１の電極パッド形成面、及び該第１の電極パッド形成面の反対側に位置する第１の背面を有する第１の電子部品と、
    前記第１の電極パッド及び前記第１の電極パッド形成面を露出する第１の多層配線構造体形成面、及び前記第１の背面を露出すると共に、前記第１の背面に対して略面一となるように構成された平面を有し、前記第１の電極パッド形成面及び前記第１の背面を露出するよう、前記第１の電子部品の周囲に設けられ、前記第１の電子部品の側面を封止する第１の絶縁部材と、
    前記第１の多層配線構造体形成面、前記第１の電極パッド、及び前記第１の電極パッド形成面を覆うように設けられ、積層された複数の絶縁層により構成された第１の積層体と、前記第１の積層体に内設され、前記第１の電極パッドと接続された第１の配線パターンと、を備えた第１の多層配線構造体と、を有する第１の半導体装置と、
    第２の電極パッド、該第２の電極パッドが形成される第２の電極パッド形成面、及び該第２の電極パッド形成面の反対側に位置する第２の背面を有する第２の電子部品と、
    前記第２の電極パッド形成面を露出する第２の多層配線構造体形成面、及び前記第２の背面を露出すると共に、前記第２の背面に対して略面一となるように構成された平面を有し、前記第２の電極パッド形成面及び前記第２の背面を露出するよう、前記第２の電子部品の周囲に設けられ、前記第２の電子部品の側面を封止する第２の絶縁部材と、
    前記第２の多層配線構造体形成面、前記第２の電極パッド、及び前記第２の電極パッド形成面を覆うように設けられ、積層された複数の絶縁層により構成された第２の積層体と、前記第２の積層体に内設され、前記第２の電極パッドと接続された第２の配線パターンと、を備えた第２の多層配線構造体と、を有する第２の半導体装置と、
    前記第１の半導体装置と前記第２の半導体装置との間に設けられ、前記第１の電子部品の第１の背面と前記第２の多層配線構造体とが対向するように、前記第１の半導体装置と前記第２の半導体装置とを接着する接着層と、を備え、
    前記第１の多層配線構造体、前記第１の絶縁部材、前記第２の多層配線構造体、及び前記第２の絶縁部材を貫通し、前記第１及び第２の配線パターンと接続されると共に、一方の端部に前記第１の多層配線構造体から露出された第１の外部接続用パッド部と、他方の端部に前記第２の絶縁部材から露出された第２の外部接続用パッド部とを有する貫通電極を設けたことを特徴とする電子装置。
  6. 前記貫通電極は、前記第１及び第２の配線パターンを貫通するように配置されており、前記貫通電極の側面が前記第１及び第２の配線パターンと接続されることを特徴とする請求項５記載の電子装置。
  7. 前記第１の外部接続用パッド部は、前記第１の多層配線構造体から突出しており、
    前記第１の外部接続用パッド部を前記貫通孔の直径よりも幅広形状としたことを特徴とする請求項５または６記載の電子装置。
  8. 前記第２の外部接続用パッド部は、前記第２の絶縁部材から突出しており、
    前記第２の外部接続用パッド部を前記貫通孔の直径よりも幅広形状としたことを特徴とする請求項５ないし７のうち、いずれか１項記載の電子装置。
  9. 第１の電極パッド、該第１の電極パッドが形成される第１の電極パッド形成面、及び該第１の電極パッド形成面の反対側に位置する第１の背面を有する第１の電子部品と、前記第１の電極パッド及び前記第１の電極パッド形成面を露出する第１の多層配線構造体形成面、及び前記第１の背面を露出すると共に、前記第１の背面に対して略面一となるように構成された平面を有し、前記第１の電極パッド形成面及び前記第１の背面を露出するよう、前記第１の電子部品の周囲に設けられ、前記第１の電子部品の側面を封止する第１の絶縁部材と、前記第１の絶縁部材を貫通するように配置され、前記第１の多層配線構造体形成面から露出された第１の接続面、及び前記第１の絶縁部材の平面から露出された第２の接続面を有する第１の貫通電極と、前記第１の多層配線構造体形成面、前記第１の電極パッド、前記第１の電極パッド形成面、及び前記第１の貫通電極の第１の接続面を覆うように設けられ、積層された複数の絶縁層により構成された第１の積層体、前記第１の多層配線構造体形成面と接触する面とは反対側に位置する前記第１の積層体の面に配置された外部接続用パッド、前記第１の積層体に内設され、前記第１の電極パッド、前記第１の貫通電極の第１の接続面、及び前記外部接続用パッドと接続された第１の配線パターンを備えた第１の多層配線構造体と、を有する第１の半導体装置を形成する第１の半導体装置形成工程と、
    第２の電極パッド、該第２の電極パッドが形成される第２の電極パッド形成面、及び該第２の電極パッド形成面の反対側に位置する第２の背面を有する第２の電子部品と、
    前記第２の電極パッド形成面を露出する第２の多層配線構造体形成面、及び前記第２の背面を露出すると共に、前記第２の背面に対して略面一となるように構成された平面を有し、前記第２の電極パッド形成面及び前記第２の背面を露出するよう、前記第２の電子部品の周囲に設けられ、前記第２の電子部品の側面を封止する第２の絶縁部材と、前記第２の多層配線構造体形成面、前記第２の電極パッド、及び前記第２の電極パッド形成面を覆うように設けられ、積層された複数の絶縁層により構成された第２の積層体、及び前記第２の積層体に内設され、前記第２の電極パッドと接続された第２の配線パターンを備えた第２の多層配線構造体と、前記第２の絶縁部材及び前記第２の積層体及び前記第２の配線パターンを貫通する第１の貫通孔と、前記第１の貫通孔の側面に設けられ、中心部に第２の貫通孔を有し、前記第２の配線パターンと接続された第２の貫通電極と、を有する第２の半導体装置を形成する第２の半導体装置形成工程と、
    前記第１の半導体装置と前記第２の半導体装置との間に接着層を配置することにより、前記第１の電子部品の第１の背面と前記第２の多層配線構造体とが対向するように、前記第１の半導体装置と前記第２の半導体装置とを接着する半導体装置接着工程と、
    前記接着工程後に、前記第２の貫通孔と前記第１の貫通電極の第２の接続面との間に位置する部分の前記接着層を貫通し、前記第２の貫通孔と一体的に構成される第３の貫通孔を形成する第３の貫通孔形成工程と、
    前記第２及び第３の貫通孔に、前記第２及び第３の貫通孔を充填し、前記第１及び第２の貫通電極と接続される第３の貫通電極を形成する第３の貫通電極形成工程、とを含むことを特徴とする電子装置の製造方法。
  10. 前記貫通孔形成工程では、前記第２の配線パターンを貫通するように前記貫通孔を形成することを特徴とする請求項９記載の電子装置の製造方法。
  11. 第１の電極パッド、該第１の電極パッドが形成される第１の電極パッド形成面、及び該第１の電極パッド形成面の反対側に位置する第１の背面を有する第１の電子部品と、前記第１の電極パッド及び前記第１の電極パッド形成面を露出する第１の多層配線構造体形成面、及び前記第１の背面を露出すると共に、前記第１の背面に対して略面一となるように構成された平面を有し、前記第１の電極パッド形成面及び前記第１の背面を露出するよう、前記第１の電子部品の周囲に設けられ、前記第１の電子部品の側面を封止する第１の絶縁部材と、前記第１の多層配線構造体形成面、前記第１の電極パッド、及び前記第１の電極パッド形成面を覆うように設けられ、積層された複数の絶縁層により構成された第１の積層体、及び前記第１の積層体に内設され、前記第１の電極パッドと接続された第１の配線パターンを備えた第１の多層配線構造体と、を有する第１の半導体装置を形成する第１の半導体装置形成工程と、
    第２の電極パッド、該第２の電極パッドが形成される第２の電極パッド形成面、及び該第２の電極パッド形成面の反対側に位置する第２の背面を有する第２の電子部品と、前記第２の電極パッド形成面を露出する第２の多層配線構造体形成面、及び前記第２の背面を露出すると共に、前記第２の背面に対して略面一となるように構成された平面を有し、前記第２の電極パッド形成面及び前記第２の背面を露出するよう、前記第２の電子部品の周囲に設けられ、前記第２の電子部品の側面を封止する第２の絶縁部材と、前記第２の多層配線構造体形成面、前記第２の電極パッド、及び前記第２の電極パッド形成面を覆うように設けられ、積層された複数の絶縁層により構成された第２の積層体、及び前記第２の積層体に内設され、前記第２の電極パッドと接続された第２の配線パターンを備えた第２の多層配線構造体と、を有する第２の半導体装置を形成する第２の半導体装置形成工程と、
    前記第１の半導体装置と前記第２の半導体装置との間に接着層を配置することにより、前記第１の電子部品の第１の背面と前記第２の多層配線構造体とが対向するように、前記第１の半導体装置と前記第２の半導体装置とを接着する半導体装置接着工程と、
    前記第１の多層配線構造体、前記第１の絶縁部材、前記第２の多層配線構造体、前記第２の絶縁部材、前記第１の配線パターン、及び前記第２の配線パターンを貫通する貫通孔を形成する貫通孔形成工程と、
    前記貫通孔に、前記第１及び第２の配線パターンと接続されると共に、一方の端部が前記第１の多層配線構造体から露出され、他方の端部が前記第２の絶縁部材から露出された貫通電極を形成する貫通電極形成工程と、を含むことを特徴とする電子装置の製造方法。
  12. 前記貫通孔形成工程では、前記第１及び第２の配線パターンを貫通するように前記貫通孔を形成することを特徴とする請求項１１記載の電子装置の製造方法。
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US14/305,229 US9515050B2 (en) 2009-04-13 2014-06-16 Electronic apparatus having a resin filled through electrode configured to go through first and second semiconductor components

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014197597A (ja) * 2013-03-29 2014-10-16 ローム株式会社 半導体装置
JP2016201414A (ja) * 2015-04-08 2016-12-01 日立化成株式会社 半導体装置及びその製造方法

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2010038433A1 (ja) * 2008-09-30 2012-03-01 ローム株式会社 プローブカードの製造方法、プローブカード、半導体装置の製造方法およびプローブの形成方法
JP2010205921A (ja) * 2009-03-03 2010-09-16 Olympus Corp 半導体装置および半導体装置の製造方法
US10672748B1 (en) * 2010-06-02 2020-06-02 Maxim Integrated Products, Inc. Use of device assembly for a generalization of three-dimensional heterogeneous technologies integration
US8546193B2 (en) * 2010-11-02 2013-10-01 Stats Chippac, Ltd. Semiconductor device and method of forming penetrable film encapsulant around semiconductor die and interconnect structure
US20130154106A1 (en) * 2011-12-14 2013-06-20 Broadcom Corporation Stacked Packaging Using Reconstituted Wafers
KR101947722B1 (ko) * 2012-06-07 2019-04-25 삼성전자주식회사 적층 반도체 패키지 및 이의 제조방법
CN104412372B (zh) * 2012-06-29 2018-01-26 索尼公司 半导体装置、半导体装置的制造方法和电子设备
US9147663B2 (en) 2013-05-28 2015-09-29 Intel Corporation Bridge interconnection with layered interconnect structures
US9209154B2 (en) 2013-12-04 2015-12-08 Bridge Semiconductor Corporation Semiconductor package with package-on-package stacking capability and method of manufacturing the same
US9184128B2 (en) * 2013-12-13 2015-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC package and methods of forming the same
DE102014101366B3 (de) * 2014-02-04 2015-05-13 Infineon Technologies Ag Chip-Montage an über Chip hinausstehender Adhäsions- bzw. Dielektrikumsschicht auf Substrat
US9373604B2 (en) * 2014-08-20 2016-06-21 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structures for wafer level package and methods of forming same
US9659896B2 (en) 2014-08-20 2017-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structures for wafer level package and methods of forming same
US9484285B2 (en) 2014-08-20 2016-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structures for wafer level package and methods of forming same
US9646955B2 (en) 2014-09-05 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Packages and methods of forming packages
US9786631B2 (en) 2014-11-26 2017-10-10 Taiwan Semiconductor Manufacturing Company, Ltd. Device package with reduced thickness and method for forming same
US10032725B2 (en) * 2015-02-26 2018-07-24 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
JP6625491B2 (ja) * 2016-06-29 2019-12-25 新光電気工業株式会社 配線基板、半導体装置、配線基板の製造方法
US20180130761A1 (en) * 2016-11-09 2018-05-10 Samsung Electro-Mechanics Co., Ltd. Semiconductor package, manufacturing method thereof, and electronic element module using the same
US10784220B2 (en) 2017-03-30 2020-09-22 Taiwan Semiconductor Manufacturing Co., Ltd. Plurality of semiconductor devices encapsulated by a molding material attached to a redistribution layer
US10181449B1 (en) * 2017-09-28 2019-01-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure
US10593628B2 (en) * 2018-04-24 2020-03-17 Advanced Micro Devices, Inc. Molded die last chip combination
US11233010B2 (en) * 2019-12-31 2022-01-25 Advanced Semiconductor Engineering, Inc. Assembly structure and package structure
JP7551304B2 (ja) * 2020-03-05 2024-09-17 キヤノン株式会社 半導体装置及び機器
JP2024060196A (ja) * 2022-10-19 2024-05-02 株式会社村田製作所 回路モジュール

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH077134A (ja) * 1993-02-08 1995-01-10 General Electric Co <Ge> 集積回路モジュール
JPH10229161A (ja) * 1996-12-09 1998-08-25 Sony Corp 電子部品及び電子部品の製造方法
JP2001024330A (ja) * 1999-07-12 2001-01-26 Sharp Corp 多層配線基板及びその製造方法及び電子機器
JP2004071998A (ja) * 2002-08-09 2004-03-04 Casio Comput Co Ltd 半導体装置およびその製造方法
JP2005317903A (ja) * 2004-03-31 2005-11-10 Alps Electric Co Ltd 回路部品モジュール、回路部品モジュールスタック、記録媒体およびこれらの製造方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5111278A (en) * 1991-03-27 1992-05-05 Eichelberger Charles W Three-dimensional multichip module systems
US5222014A (en) 1992-03-02 1993-06-22 Motorola, Inc. Three-dimensional multi-chip pad array carrier
US6734534B1 (en) 2000-08-16 2004-05-11 Intel Corporation Microelectronic substrate with integrated devices
ATE429032T1 (de) 2000-08-16 2009-05-15 Intel Corp Direktaufbauschicht auf einer verkapselten chipverpackung
US6706553B2 (en) * 2001-03-26 2004-03-16 Intel Corporation Dispensing process for fabrication of microelectronic packages
US6611052B2 (en) * 2001-11-16 2003-08-26 Micron Technology, Inc. Wafer level stackable semiconductor package
FI115285B (fi) * 2002-01-31 2005-03-31 Imbera Electronics Oy Menetelmä komponentin upottamiseksi alustaan ja kontaktin muodostamiseksi
JP2003318178A (ja) * 2002-04-24 2003-11-07 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
TWI335195B (en) * 2003-12-16 2010-12-21 Ngk Spark Plug Co Multilayer wiring board
US20050218491A1 (en) 2004-03-31 2005-10-06 Alps Electric Co., Ltd. Circuit component module and method of manufacturing the same
JP2006165175A (ja) * 2004-12-06 2006-06-22 Alps Electric Co Ltd 回路部品モジュールおよび電子回路装置並びに回路部品モジュールの製造方法
US7919844B2 (en) * 2005-05-26 2011-04-05 Aprolase Development Co., Llc Tier structure with tier frame having a feedthrough structure
KR101336569B1 (ko) * 2007-05-22 2013-12-03 삼성전자주식회사 증가된 결합 신뢰성을 갖는 반도체 패키지 및 그 제조 방법
US8237259B2 (en) * 2007-06-13 2012-08-07 Infineon Technologies Ag Embedded chip package
KR100914977B1 (ko) * 2007-06-18 2009-09-02 주식회사 하이닉스반도체 스택 패키지의 제조 방법
KR100885924B1 (ko) * 2007-08-10 2009-02-26 삼성전자주식회사 묻혀진 도전성 포스트를 포함하는 반도체 패키지 및 그제조방법
TW200917446A (en) * 2007-10-01 2009-04-16 Phoenix Prec Technology Corp Packaging substrate structure having electronic component embedded therein and fabricating method thereof
JP5535494B2 (ja) * 2009-02-23 2014-07-02 新光電気工業株式会社 半導体装置
JP5340789B2 (ja) * 2009-04-06 2013-11-13 新光電気工業株式会社 電子装置及びその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH077134A (ja) * 1993-02-08 1995-01-10 General Electric Co <Ge> 集積回路モジュール
JPH10229161A (ja) * 1996-12-09 1998-08-25 Sony Corp 電子部品及び電子部品の製造方法
JP2001024330A (ja) * 1999-07-12 2001-01-26 Sharp Corp 多層配線基板及びその製造方法及び電子機器
JP2004071998A (ja) * 2002-08-09 2004-03-04 Casio Comput Co Ltd 半導体装置およびその製造方法
JP2005317903A (ja) * 2004-03-31 2005-11-10 Alps Electric Co Ltd 回路部品モジュール、回路部品モジュールスタック、記録媒体およびこれらの製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014197597A (ja) * 2013-03-29 2014-10-16 ローム株式会社 半導体装置
JP2016201414A (ja) * 2015-04-08 2016-12-01 日立化成株式会社 半導体装置及びその製造方法

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