JP2025009017A - 半導体記憶装置、および半導体記憶装置の製造方法 - Google Patents

Abstract

【課題】一実施形態は、半導体記憶装置の製造性の向上を図る。
【解決手段】一実施形態の半導体記憶装置は、積層体と、複数のコンタクトとを備える。前記複数の積層体は、複数のゲート電極層を含む。前記複数のコンタクトは、第１コンタクトと、第２コンタクトと、第３コンタクトとを含む。前記複数のゲート電極層は、第１ゲート電極層と、前記第１ゲート電極層に対して第１側に配置された第２ゲート電極層と、前記第２ゲート電極層に対して前記第１側に配置された第３ゲート電極層とを含む。前記積層体は、前記第１ゲート電極層から前記第１コンタクトに向けて突出した導電性の第１突出部と、前記第３ゲート電極層から前記第３コンタクトに向けて突出した導電性の第２突出部とを含む。前記第１コンタクトは、前記第１突出部に接している。前記第２コンタクトは、前記第２ゲート電極層に接している。前記第３コンタクトは、前記第２突出部に接している。
【選択図】図６

Description

本発明の実施形態は、半導体記憶装置、および半導体記憶装置の製造方法に関する。

複数のゲート電極層と複数の絶縁層とが１層ずつ交互に積層された積層体と、上記積層体に設けられた複数のコンタクトとを備えた半導体記憶装置が知られている。

米国特許出願公開第２０２１／０２４２１３１号明細書

一実施形態は、半導体記憶装置の製造性の向上を図る。

一実施形態の半導体記憶装置は、積層体と、複数のコンタクトとを備える。前記積層体は、複数のゲート電極層と複数の絶縁層とを含む。前記複数のゲート電極層と前記複数の絶縁層とは、第１方向に１層ずつ交互に積層されている。前記複数のコンタクトは、前記第１方向にそれぞれ延びている。前記積層体は、第１領域、第２領域、および第３領域を含む。前記第１領域、前記第２領域、および前記第３領域は、前記第１方向とは異なる第２方向に、前記第１領域、前記第２領域、前記第３領域の順に並ぶ。前記複数のコンタクトは、前記第１領域に配置された第１コンタクトと、前記第２領域に配置された第２コンタクトと、前記第３領域に配置された第３コンタクトとを含む。前記複数のゲート電極層は、第１ゲート電極層と、前記第１ゲート電極層に対して前記第１方向における第１側に配置された第２ゲート電極層と、前記第２ゲート電極層に対して前記第１側に配置された第３ゲート電極層とを含む。前記積層体は、前記第１ゲート電極層から前記第１コンタクトに向けて突出した導電性の第１突出部と、前記第３ゲート電極層から前記第３コンタクトに向けて突出した導電性の第２突出部とを含む。前記第１コンタクトは、前記第１突出部に接している。前記第２コンタクトは、前記第２ゲート電極層に接している。前記第３コンタクトは、前記第２突出部に接している。

第１実施形態の半導体記憶装置の構成の一部を示すブロック図。 第１実施形態のメモリセルアレイの一部の等価回路を示す図。 第１実施形態の半導体記憶装置の一部を示す断面図。 図３に示されたＦ４線で囲まれた領域を拡大して示す断面図。 図４に示された半導体記憶装置のＦ５－Ｆ５線に沿う断面図。 第１実施形態の半導体記憶装置の階段領域を示す断面図。 第１実施形態の階段領域の一部を拡大して示す断面図。 第１実施形態の半導体記憶装置の製造方法を説明するための図。 第１実施形態の半導体記憶装置の製造方法を説明するための図。 第１実施形態の変形例の半導体記憶装置の階段領域を示す断面図。 第２実施形態の半導体記憶装置の階段領域を示す断面図。 第２実施形態の半導体記憶装置の製造方法を説明するための図。 第２実施形態の半導体記憶装置の製造方法を説明するための図。 第２実施形態の半導体記憶装置の製造方法を説明するための図。 第３実施形態の半導体記憶装置の階段領域を示す斜視断面図。 実施形態の変形例の半導体記憶装置の階段領域を示す断面図。

以下、実施形態の半導体記憶装置および半導体記憶装置の製造方法を、図面を参照して説明する。以下の説明では、同一または類似の機能を有する構成に同一の符号を付す。そして、それら構成の重複する説明は省略する場合がある。以下の説明において、区別のための数字または英字を末尾に伴う参照符号は、互いに区別されなくてもよい場合、末尾の数字または英字が省略される場合がある。

本出願では用語は以下のように定義される。「平行」、「直交」、または「同じ」とは、それぞれ「略平行」、「略直交」、または「略同じ」である場合を含み得る。「接続」とは、機械的な接続に限定されず、電気的な接続を含み得る。すなわち「接続」とは、複数の要素が直接に接続される場合に限定されず、複数の要素が別の要素を間に介在させて接続される場合を含み得る。

＋Ｘ方向、－Ｘ方向、＋Ｙ方向、－Ｙ方向、＋Ｚ方向、および－Ｚ方向は、以下のように定義される。＋Ｘ方向は、後述するワード線ＷＬが延びた方向である（図３参照）。－Ｘ方向は、＋Ｘ方向の反対方向である。＋Ｘ方向と－Ｘ方向とを区別しない場合、単にＸ方向と称する。＋Ｙ方向は、Ｘ方向とは交差する（例えば直交する）方向である。＋Ｙ方向は、ビット線ＢＬが延びた方向である（図３参照）。－Ｙ方向は、＋Ｙ方向の反対方向である。＋Ｙ方向と－Ｙ方向とを区別しない場合、単にＹ方向と称する。＋Ｚ方向は、Ｘ方向およびＹ方向とは交差する（例えば直交する）方向である。＋Ｚ方向は、後述するビット線ＢＬから積層体４０に向かう方向である（図３参照）。－Ｚ方向は、＋Ｚ方向の反対方向である。＋Ｚ方向と－Ｚ方向とを区別しない場合、単にＺ方向と称する。

以下の説明では、＋Ｚ方向側を「上」、－Ｚ方向側を「下」と称する場合がある。また以下の説明では、Ｚ方向の位置を「高さ」と称する場合がある。ただしこれら表現は、便宜上のものであり、重力方向を規定するものではない。Ｚ方向は、「第１方向」の一例である。＋Ｚ方向側は、「第１側」の一例である。－Ｚ方向側は、「第２側」の一例である。Ｘ方向は、「第２方向」の一例である。以下に説明する図面では、説明と関連しない構成の図示が省略される場合がある。

（第１実施形態）
＜１．半導体記憶装置の構成＞
図１は、半導体記憶装置１の構成の一部を示すブロック図である。半導体記憶装置１は、例えば、不揮発性の半導体記憶装置であり、ＮＡＮＤ型フラッシュメモリである。半導体記憶装置１は、外部のホスト装置と接続可能であり、ホスト装置の記憶空間として使用される。半導体記憶装置１は、例えば、メモリセルアレイ１１、コマンドレジスタ１２、アドレスレジスタ１３、制御回路（シーケンサ）１４、ドライバモジュール１５、ロウデコーダモジュール１６、およびセンスアンプモジュール１７を含む。

メモリセルアレイ１１は、複数のブロックＢＬＫ０～ＢＬＫ（ｋ－１）（ｋは１以上の整数）を含む。ブロックＢＬＫは、メモリセルトランジスタの集合である。ブロックＢＬＫは、データの消去単位として使用される。メモリセルアレイ１１には、複数のビット線および複数のワード線が設けられている。各メモリセルトランジスタは、１本のビット線と、１本のワード線とに関連付けられる。

コマンドレジスタ１２は、半導体記憶装置１がホスト装置から受信するコマンドＣＭＤを保持する。アドレスレジスタ１３は、半導体記憶装置１がホスト装置から受信するアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、ブロックＢＬＫ、ワード線、およびビット線の選択に使用される。制御回路１４は、半導体記憶装置１の各種動作を制御する。例えば、制御回路１４は、コマンドレジスタ１２に保持されたコマンドＣＭＤに基づき、データの書き込み動作、読み出し動作、または消去動作などを実行する。

ドライバモジュール１５は、電圧生成回路を含み、半導体記憶装置１の各種動作で使用される電圧を生成する。ロウデコーダモジュール１６は、選択されたワード線に対応する信号線に印加された電圧を、選択されたワード線に転送する。センスアンプモジュール１７は、書き込み動作において、各ビット線に所望の電圧を印加する。センスアンプモジュール１７は、読み出し動作において、各ビット線の電圧に基づいて各メモリセルトランジスタに記憶されたデータ値を判定し、判定結果を読み出しデータＤＡＴとしてホスト装置に転送する。

＜２．メモリセルアレイの電気的構成＞
図２は、メモリセルアレイ１１の一部の等価回路を示す図である。図２は、メモリセルアレイ１１に含まれる１つのブロックＢＬＫを示している。ブロックＢＬＫは、複数（例えば４つ）のストリングＳＴＲ０～ＳＴＲ３を含む。

各ストリングＳＴＲは、ビット線ＢＬ０～ＢＬｍ（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含む。各ＮＡＮＤストリングＮＳは、例えば、複数のメモリセルトランジスタＭＴ０～ＭＴｎ（ｎは１以上の整数）、１つ以上のドレイン側選択トランジスタＳＴＤ、および１つ以上のソース側選択トランジスタＳＴＳを含む。

各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０～ＭＴｎは、直列接続されている。各メモリセルトランジスタＭＴは、制御ゲートおよび電荷蓄積部を含む。メモリセルトランジスタＭＴの制御ゲートは、ワード線ＷＬ０～ＷＬｎのいずれかに接続されている。各メモリセルトランジスタＭＴは、ワード線ＷＬを介して制御ゲートに印加された電圧に応じて電荷蓄積部に電荷が蓄積され、データ値を不揮発に保持する。

ドレイン側選択トランジスタＳＴＤのドレインは、当該ＮＡＮＤストリングＮＳに対応するビット線ＢＬに接続されている。ドレイン側選択トランジスタＳＴＤのソースは、直列接続されたメモリセルトランジスタＭＴ０～ＭＴｎの一端に接続されている。ドレイン側選択トランジスタＳＴＤの制御ゲートは、ドレイン側選択ゲート線ＳＧＤ０～ＳＧＤ３のいずれかに接続されている。ドレイン側選択トランジスタＳＴＤは、ドレイン側選択ゲート線ＳＧＤを介して、ロウデコーダモジュール１６と電気的に接続されている。ドレイン側選択トランジスタＳＴＤは、対応するドレイン側選択ゲート線ＳＧＤに所定の電圧が印可された場合に、ＮＡＮＤストリングＮＳとビット線ＢＬとを接続する。

ソース側選択トランジスタＳＴＳのドレインは、直列接続されたメモリセルトランジスタＭＴ０～ＭＴｎの他端に接続されている。ソース側選択トランジスタＳＴＳのソースは、ソース線ＳＬに接続されている。ソース側選択トランジスタＳＴＳの制御ゲートは、ソース側選択ゲート線ＳＧＳに接続されている。ソース側選択トランジスタＳＴＳは、ソース側選択ゲート線ＳＧＳに所定の電圧が印可された場合に、ＮＡＮＤストリングＮＳとソース線ＳＬとを接続する。

同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ０～ＭＴｎの制御ゲートは、それぞれ対応するワード線ＷＬ０～ＷＬｎに共通接続されている。同一のストリングＳＴＲにおいて、ドレイン側選択トランジスタＳＴＤの制御ゲートは、対応するドレイン側選択ゲート線ＳＧＤ０～ＳＧＤ３に共通接続されている。ソース側選択トランジスタＳＴＳの制御ゲートは、ソース側選択ゲート線ＳＧＳに共通接続されている。メモリセルアレイ１１において、ビット線ＢＬは、複数のストリングＳＴＲにおいて同一のカラムアドレスが割り当てられたＮＡＮＤストリングＮＳによって共有されている。

＜３．半導体記憶装置の物理的構成＞
次に、半導体記憶装置１の物理的構成について説明する。
図３は、半導体記憶装置１の一部を示す断面図である。半導体記憶装置１は、例えば、第１チップ２と、第２チップ３とを有する。

＜３．１ 第１チップ＞
第１チップ２は、周辺回路を含む回路チップである。第１チップ２は、例えば、半導体基板２１、周辺回路２２、絶縁部２３、および複数のパッド２４を含む。

半導体基板２１は、第１チップ２の基部となる基板である。半導体基板２１の少なくとも一部は、Ｘ方向およびＹ方向に沿う板状である。半導体基板２１は、例えば、シリコンのような半導体材料により形成されている。

周辺回路２２は、上述したメモリセルアレイ１１を機能させるための回路である。周辺回路２２は、上述したコマンドレジスタ１２、アドレスレジスタ１３、制御回路１４、ドライバモジュール１５、ロウデコーダモジュール１６、およびセンスアンプモジュール１７のうち１つ以上を含む。周辺回路２２は、例えば、複数のトランジスタ３１、複数のコンタクト３２、複数の配線層３３、および複数のビア３４を含む。

トランジスタ３１は、半導体基板２１上に設けられている。コンタクト３２は、導電性を有してＺ方向に延び、トランジスタ３１のソース領域、ドレイン領域、またはゲート電極に接する。複数の配線層３３は、複数の高さに分かれて配置されている。各配線層３３は、Ｘ方向またはＹ方向に延びた複数の配線３３ａを含む。ビア３４は、第１チップ２内をＺ方向に延びた電気接続部である。複数のビア３４は、例えば、異なる高さに配置された２つの配線３３ａを接続するビア３４と、配線３３ａとパッド２４とを接続するビア３４とを含む。

絶縁部２３は、複数のトランジスタ３１、複数のコンタクト３２、複数の配線層３３、および複数のビア３４を覆う。複数のパッド２４は、絶縁部２３の表面に設けられている。各パッド２４は、ビア３４を介して配線３３ａに電気的に接続されている。

＜３．２ 第２チップ＞
第２チップ３は、メモリセルアレイ１１を含むアレイチップである。第２チップ３は、例えば、メモリセルアレイ１１、絶縁部３５、および複数のパッド３６を有する。ここでは、絶縁部３５および複数のパッド３６について説明し、メモリセルアレイ１１については後述する。

絶縁部３５は、メモリセルアレイ１１を覆う。複数のパッド３６は、絶縁部３５の表面に設けられている。各パッド３６は、後述するメモリセルアレイ１１の配線部８０に含まれる配線（例えば配線８１または配線８３）に電気的に接続されている。本実施形態では、第１チップ２の複数のパッド２４と、第２チップ３の複数のパッド３６とが向かい合わせにされて貼合されることで、第１チップ２と第２チップ３とが一体化されている。

＜４．メモリセルアレイの物理的構成＞
次に、メモリセルアレイ１１の物理的構成について説明する。
図３に示すように、メモリセルアレイ１１は、積層体４０、ソース線ＳＬ、複数のメモリピラーＭＨ、複数のビット線ＢＬ、メモリピラー用の複数のコンタクトＣＨ、メモリピラー用の複数のコンタクトＶＹ、導電層用の複数のコンタクト７０、および配線部８０を有する。

＜４．１ 積層体＞
まず、積層体４０について説明する。
図４は、図３に示された半導体記憶装置１のＦ４線で囲まれた領域を拡大して示す断面図である。積層体４０は、複数の導電層４１と、複数の絶縁層４２と、絶縁部４３とを含む。複数の導電層４１および複数の絶縁層４２は、Ｚ方向に１層ずつ交互に積層されている。

導電層４１は、Ｘ方向およびＹ方向に沿う。各導電層４１は、例えば、タングステン、モリブデン、または不純物がドープされたシリコンのような導電材料（第１材料）を含む。導電層４１は、「ゲート電極層」の一例である。

複数の導電層４１のうち下方に位置する１つ以上（例えば複数）の導電層４１は、ドレイン側選択ゲート線ＳＧＤとして機能する。ドレイン側選択ゲート線ＳＧＤは、Ｘ方向またはＹ方向で並ぶ複数のメモリピラーＭＨに対して共通に設けられている。ドレイン側選択ゲート線ＳＧＤと各メモリピラーＭＨのチャネル層５２（後述）との交差部分は、上述したドレイン側選択トランジスタＳＴＤとして機能する。

複数の導電層４１のうち上方に位置する１つ以上（例えば複数）の導電層４１は、ソース側選択ゲート線ＳＧＳとして機能する。ソース側選択ゲート線ＳＧＳは、Ｘ方向またはＹ方向で並ぶ複数のメモリピラーＭＨに対して共通に設けられている。ソース側選択ゲート線ＳＧＳと各メモリピラーＭＨのチャネル層５２との交差部分は、上述したソース側選択トランジスタＳＴＳとして機能する。

複数の導電層４１のうち、ドレイン側選択ゲート線ＳＧＤおよびソース側選択ゲート線ＳＧＳとして機能する導電層４１の間に設けられた残りの導電層４１の少なくとも一部は、ワード線ＷＬとして機能する。ワード線ＷＬは、Ｘ方向およびＹ方向で並ぶ複数のメモリピラーＭＨに対して共通に設けられている。本実施形態では、ワード線ＷＬと各メモリピラーＭＨのチャネル層５２との交差部分は、メモリセルトランジスタＭＴとして機能する。メモリセルトランジスタＭＴについては、詳しく後述する。

本実施形態では、複数の導電層４１は、Ｘ方向の長さが互いに異なる。例えば、複数の導電層４１は、＋Ｚ方向側に位置する導電層４１であるほど、－Ｘ方向に大きく延びている。これにより、積層体４０は、複数の導電層４１の端部が階段状に配置された階段領域ＳＲを有する。階段領域ＳＲは、複数のコンタクト７０と複数の導電層４１とが接続された接続領域の一例である。

絶縁層４２は、Ｚ方向で隣り合う２つの導電層４１の間に設けられ、当該２つの導電層４１を絶縁する層間絶縁膜である。絶縁層４２は、Ｘ方向およびＹ方向に沿う。絶縁層４２は、例えば、シリコンと酸素と含む膜により形成されている。

絶縁部４３は、階段領域ＳＲに設けられ、階段状に配置された複数の導電層４１の端部を覆う絶縁部である。絶縁部４３は、例えば、ＴＥＯＳ（オルトケイ酸テトラエチル（Ｓｉ（ＯＣ_２Ｈ_５）_４）を用いて形成されている。

＜４．２ ソース線＞
ソース線ＳＬは、積層体４０に対して上方に配置されている。ソース線ＳＬは、Ｘ方向およびＹ方向に広がる導電層である。ソース線ＳＬは、タングステン、モリブデン、または不純物がドープされたシリコンのような導電材料を含む。

＜４．３ メモリピラー＞
複数のメモリピラーＭＨは、Ｘ方向およびＹ方向に並ぶ（図３参照）。各メモリピラーＭＨは、積層体４０内をＺ方向に延びており、積層体４０を貫通している。メモリピラーＭＨの上端は、ソース線ＳＬに接する。一方で、各メモリピラーＭＨの下端は、後述するコンタクトＣＨに接する。

図５は、図４に示された半導体記憶装置１のＦ５－Ｆ５線に沿う断面図である。メモリピラーＭＨは、例えば、メモリ膜（多層膜）５１、チャネル層５２、絶縁コア５３、およびキャップ部５４（図４参照）を有する。

メモリ膜５１は、チャネル層５２の外周側に設けられている。メモリ膜５１は、複数の導電層４１とチャネル層５２との間に位置する。メモリ膜５１は、例えば、ブロック絶縁膜６１、チャージトラップ膜６２、およびトンネル絶縁膜６３を含む。

ブロック絶縁膜６１は、複数の導電層４１とチャージトラップ膜６２との間に設けられている。ブロック絶縁膜６１は、バックトンネリングを抑制する絶縁膜である。バックトンネリングは、ワード線ＷＬからチャージトラップ膜６２へ電荷が戻る現象である。ブロック絶縁膜６１は、環状に形成され、Ｚ方向に延びている。ブロック絶縁膜６１は、例えば、メモリピラーＭＨのＺ方向の全長に亘る。ブロック絶縁膜６１は、例えば、シリコンと酸素を含む膜または金属と酸素を含む膜などの複数の絶縁膜が積層された積層構造膜である。金属と酸素を含む膜の一例は、アルミニウム酸化物である。ブロック絶縁膜６１は、シリコン窒化物またはハフニウムオキサイドのような高誘電率材料（Ｈｉｇｈ－ｋ材料）を含んでもよい。

チャージトラップ膜６２は、ブロック絶縁膜６１とトンネル絶縁膜６３との間に位置する。チャージトラップ膜６２は、環状に形成され、Ｚ方向に延びている。チャージトラップ膜６２は、例えば、メモリピラーＭＨのＺ方向の全長に亘る。チャージトラップ膜６２は、多数の結晶欠陥（捕獲準位）を有し、結晶欠陥に電荷を捕獲可能な機能膜である。チャージトラップ膜６２は、例えばシリコンと窒素を含む膜により形成されている。チャージトラップ膜６２のなかで各ワード線ＷＬと隣り合う部分は、電荷を蓄積することで情報を記憶可能な「電荷蓄積部」の一例である。

トンネル絶縁膜６３は、チャネル層５２とチャージトラップ膜６２との間に設けられている。トンネル絶縁膜６３は、例えばチャネル層５２の外周面に沿う環状であり、チャネル層５２に沿ってＺ方向に延びている。トンネル絶縁膜６３は、例えば、メモリピラーＭＨのＺ方向の全長に亘る。トンネル絶縁膜６３は、チャネル層５２とチャージトラップ膜６２との間の電位障壁である。トンネル絶縁膜６３は、シリコンと酸素を含む膜、または、シリコンと酸素と窒素を含む膜により形成されている。

これにより、各ワード線ＷＬと同じ高さには、メモリピラーＭＨに隣り合うワード線ＷＬの端部、ブロック絶縁膜６１、チャージトラップ膜６２、トンネル絶縁膜６３、およびチャネル層５２により、ＭＡＮＯＳ（Metal-Al-Nitride-Oxide-Silicon）型のメモリセルトランジスタＭＴが形成されている。なお、メモリ膜５１は、電荷蓄積部として、チャージトラップ膜６２に代えて、フローティングゲート方式の電荷蓄積部（フローティングゲート電極）を有してもよい。フローティングゲート電極は、例えば、不純物がドープされたシリコンにより形成される。

絶縁コア５３は、チャネル層５２の内側に設けられている。絶縁コア５３は、チャネル層５２の内部の少なくとも一部を埋めている。絶縁コア５３は、シリコンと酸素を含む膜により形成されている。絶縁コア５３の一部は、チャネル層５２の内周面に沿う環状に形成されている。絶縁コア５３は、絶縁コア５３の内部に空間部（エアギャップ）を有してもよい。絶縁コア５３は、Ｚ方向に延びている。絶縁コア５３は、例えば、メモリピラーＭＨの下端部を除いてメモリピラーＭＨのＺ方向の大部分に亘る（図４参照）。

次に図４に戻り、キャップ部５４について説明する。キャップ部５４は、絶縁コア５３の下方に設けられている。キャップ部５４は、アモルファスシリコンまたはポリシリコンのような半導体材料で形成された半導体部である。キャップ部５４は、不純物がドープされていてもよい。キャップ部５４は、メモリ膜５１の下端部の内周側に配置され、チャネル層５２と一体に形成されている。キャップ部５４は、チャネル層５２の下端部とともに、メモリピラーＭＨの下端部を形成している。キャップ部５４には、コンタクトＣＨがＺ方向で接する。

＜４．４ ビット線＞
次に、図３に戻り、ビット線ＢＬについて説明する。
ビット線ＢＬは、複数のメモリピラーＭＨのなかから１つのメモリピラーＭＨを選択するための配線である。複数のビット線ＢＬは、積層体４０に対して下方側に配置されている。複数のビット線ＢＬは、Ｘ方向に間隔を空けて、Ｘ方向に並ぶ。各ビット線ＢＬは、Ｙ方向に延びている。各ビット線ＢＬは、対応する複数のメモリピラーＭＨの下方を通るように延びている。

各ビット線ＢＬは、Ｚ方向から見た場合、複数のメモリピラーＭＨと重なる（図６参照）。各ビット線ＢＬは、コンタクトＶＹおよびコンタクトＣＨを介して、メモリピラーＭＨのチャネル層５２に接続されている。これにより、ワード線ＷＬとビット線ＢＬとの組み合わせにより、３次元に配置された複数のメモリセルトランジスタＭＴのなかから任意のメモリセルトランジスタＭＴを選択することができる。

＜４．５ 導電層用のコンタクト＞
図３に示すように、コンタクト７０は、導電層４１と配線部８０に含まれる配線８３（後述）とを電気的に接続する電気接続部である。複数のコンタクト７０は、例えば、積層体４０の階段領域ＳＲに配置されている。複数のコンタクト７０は、Ｚ方向に延びており、例えば、Ｚ方向の長さが互いに異なる。各コンタクト７０は、タングステン、モリブデン、または不純物がドープされたシリコンのような導電材料を含む。各コンタクト７０の上端は、対応する導電層４１に電気的に接続される。各コンタクト７０の下端は、後述するビア８４を介して配線８３に電気的に接続される。

＜４．６ 配線部＞
次に、配線部８０について説明する。配線部８０は、例えば、積層体４０と、半導体基板２１との間に配置されている。配線部８０は、例えば、複数の配線８１、複数のビア８２、複数の配線８３、および複数のビア８４を含む。

配線８１は、ビット線ＢＬと、パッド３６とを電気的に接続する電気接続部である。複数の配線８１は、例えば、複数のビット線ＢＬに対して下方に配置されている。各配線８１は、例えば、Ｘ方向またはＹ方向に延びている。配線８１とビット線ＢＬとの間には、配線８１とビット線ＢＬとを電気的に接続するビア８２が設けられている。

配線８３は、導電層用のコンタクト７０と、パッド３６とを電気的に接続する電気接続部である。配線８３は、ビア８４および導電層用のコンタクト７０を介して導電層４１に電気的に接続される。配線８３は、導電層４１（ワード線ＷＬ、ドレイン側選択ゲート線ＳＧＤ、またはソース側選択ゲート線ＳＧＳ）を選択するために電圧が印加される。

＜５．階段領域の構成＞
次に、階段領域ＳＲの構成について説明する。
図６は、階段領域ＳＲを拡大して示す断面図である。なお、図６以降では、説明の便宜上、－Ｚ方向を上側、＋Ｚ方向を下側として図示する。

図６に示すように、階段領域ＳＲは、例えば、第１から第４の領域Ｒ１，Ｒ２，Ｒ３，Ｒ４を有する。これら領域は、第１領域Ｒ１、第２領域Ｒ２、第３領域Ｒ３、第４領域Ｒ４の順に、－Ｘ方向に並ぶ。第１から第４領域のＲ１，Ｒ２，Ｒ３，Ｒ４は、例えば、階段領域ＳＲがＸ方向に４分割された領域である。ただし、第１から第４の領域Ｒ１，Ｒ２，Ｒ３，Ｒ４の大きさは、互いに異なってもよい。

（第１から第４群のコンタクト）
図６に示すように、複数のコンタクト７０は、それぞれＺ方向に延びるとともに、Ｚ方向の長さが互いに異なる。例えば、複数のコンタクト７０は、－Ｘ方向側に位置するコンタクト７０であるほど、＋Ｚ方向に大きく延びている。各コンタクト７０は、「柱状体」の一例である。

複数のコンタクト７０は、第１から第４領域Ｒ１，Ｒ２，Ｒ３，Ｒ４に分かれて配置されている。複数のコンタクト７０は、第１群ＣＧ１の複数のコンタクト７０Ａ、第２群ＣＧ２の複数のコンタクト７０Ｂ、第３群ＣＧ３の複数のコンタクト７０Ｃ、および第４群ＣＧ４の複数のコンタクト７０Ｄを含む。

第１群ＣＧ１の複数のコンタクト７０Ａは、第１領域Ｒ１に配置された複数のコンタクト７０である。第１群ＣＧ１の複数のコンタクト７０Ａは、第１領域Ｒ１において－Ｘ方向側に位置するコンタクト７０Ａであるほど＋Ｚ方向に大きく延びている。第１群ＣＧ１の複数のコンタクト７０Ａに含まれる１つコンタクト７０Ａは、「第１コンタクト」の一例である。

第２群ＣＧ２の複数のコンタクト７０Ｂは、第２領域Ｒ２に配置された複数のコンタクト７０である。第２群ＣＧ２の複数のコンタクト７０Ｂは、第２領域Ｒ２において－Ｘ方向側に位置するコンタクト７０Ｂであるほど＋Ｚ方向に大きく延びている。第２群ＣＧ２の複数のコンタクト７０Ｂに含まれる１つコンタクト７０Ｂは、「第２コンタクト」の一例である。

第３群ＣＧ３の複数のコンタクト７０Ｃは、第３領域Ｒ３に配置された複数のコンタクト７０である。第３群ＣＧ３の複数のコンタクト７０Ｃは、第３領域Ｒ３において－Ｘ方向側に位置するコンタクト７０Ｃであるほど＋Ｚ方向に大きく延びている。第３群ＣＧ３の複数のコンタクト７０Ｃに含まれる任意の１つコンタクト７０Ｃは、「第３コンタクト」の一例である。

第４群ＣＧ４の複数のコンタクト７０Ｄは、第４領域Ｒ４に配置された複数のコンタクト７０である。第４群ＣＧ４の複数のコンタクト７０Ｄは、第４領域Ｒ４において－Ｘ方向側に位置するコンタクト７０Ｄであるほど＋Ｚ方向に大きく延びている。第４群ＣＧ４の複数のコンタクト７０Ｄに含まれる任意の１つコンタクト７０Ｄは、「第４コンタクト」の一例である。

（第１から第４群の導電層）
図６に示すように、複数の導電層４１は、第１群ＬＧ１の複数の導電層４１Ａ、第２群ＬＧ２の複数の導電層４１Ｂ、第３群ＬＧ３の複数の導電層４１Ｃ、および第４群ＬＧ４の複数の導電層４１Ｄを含む。

第１群ＬＧ１の複数の導電層４１Ａは、第１群ＣＧ１の複数のコンタクト７０Ａに対応する複数の導電層４１である。本出願で「対応する」とは、互いに電気的に接続されることを意味する。第１群ＬＧ１の複数の導電層４１Ａは、＋Ｚ方向側に位置する導電層４１であるほど、－Ｘ方向に大きく延びている。第１群ＬＧ１の複数の導電層４１Ａに含まれる１つの導電層４１Ａ（上記第１コンタクトに対応する導電層４１Ａ）は、「第１ゲート電極層」の一例である。

第２群ＬＧ２の複数の導電層４１Ｂは、第２群ＣＧ２の複数のコンタクト７０Ｂに対応する複数の導電層４１である。第２群ＬＧ２の複数の導電層４１Ｂは、第１群ＬＧ１の複数の導電層４１Ａに対して＋Ｚ方向側に配置されている。第２群ＬＧ２の複数の導電層４１Ｂは、Ｚ方向で、第１群ＬＧ１の複数の導電層４１Ａと、第３群ＬＧ３の複数の導電層４１Ｃとの間に配置されている。第２群ＬＧ２の複数の導電層４１Ｂに含まれる１つの導電層４１Ｂ（上記第２コンタクトに対応する導電層４１Ｂ）は、「第２ゲート電極層」の一例である。

第３群ＬＧ３の複数の導電層４１Ｃは、第３群ＣＧ３の複数のコンタクト７０Ｃに対応する複数の導電層４１である。第３群ＬＧ３の複数の導電層４１Ｃは、第２群ＬＧ２の複数の導電層４１Ｂに対して＋Ｚ方向側に配置されている。第３群ＬＧ３の複数の導電層４１Ｃは、Ｚ方向で、第２群ＬＧ２の複数の導電層４１Ｂと、第４群ＬＧ４の複数の導電層４１Ｄとの間に配置されている。第３群ＬＧ３の複数の導電層４１Ｃに含まれる１つの導電層４１Ｃ（上記第３コンタクトに対応する導電層４１Ｃ）は、「第３ゲート電極層」の一例である。

第４群ＬＧ４の複数の導電層４１Ｄは、第４群ＣＧ４の複数のコンタクト７０Ｄに対応する複数の導電層４１である。第４群ＬＧ４の複数の導電層４１Ｄは、第３群ＬＧ３の複数の導電層４１Ｃに対して＋Ｚ方向側に配置されている。第４群ＬＧ４の複数の導電層４１Ｄに含まれる１つの導電層４１Ｄ（上記第４コンタクトに対応する導電層４１Ｄ）は、「第４ゲート電極層」の一例である。

（導電性の突出部）
図６に示すように、積層体４０は、複数の第１突出部４５と、複数の第２突出部４６とを有する。

複数の第１突出部４５は、第１領域Ｒ１に設けられている。第１突出部４５は、第１群ＬＧ１の導電層４１Ａの端部の－Ｚ方向側の表面に設けられ、導電層４１Ａから－Ｚ方向に突出した導電性の突出部である。第１突出部４５は、第１群ＣＧ１に含まれるコンタクト７０Ａに向けて導電層４１Ａから突出し、コンタクト７０Ａに接している。言い換えると、第１突出部４５は、Ｚ方向で導電層４１Ａとコンタクト７０Ａとの間に配置され、導電層４１Ａとコンタクト７０Ａとを電気的に接続する。

本実施形態では、第１突出部４５は、第１群ＬＧ１の複数の導電層４１Ａの各々に設けられている。第１群ＣＧ１の複数のコンタクト７０Ａに含まれる各コンタクト７０Ａは、第１群ＬＧ１の複数の導電層４１Ａに含まれて当該コンタクト７０Ａに対応する導電層４１Ａに設けられた第１突出部４５に接している。本実施形態では、第１突出部４５の－Ｚ方向の端のＸ方向の幅と、当該第１突出部４５に接続されるコンタクト７０Ａの＋Ｚ方向の端のＸ方向の幅は、同じである。

複数の第２突出部４６は、第３領域Ｒ３に設けられている。第２突出部４６は、第３群ＬＧ３の導電層４１Ｃの端部の－Ｚ方向側の表面に設けられ、導電層４１Ｃから－Ｚ方向に突出した導電性の突出部である。第２突出部４６は、第３群ＣＧ３のコンタクト７０Ｃに向けて導電層４１Ｃから突出し、コンタクト７０Ｃに接している。言い換えると、第２突出部４６は、Ｚ方向で導電層４１Ｃとコンタクト７０Ｃとの間に配置され、導電層４１Ｃとコンタクト７０Ｃとを電気的に接続する。

本実施形態では、第２突出部４６は、第３群ＬＧ３の複数の導電層４１Ｃの各々に設けられている。第３群ＣＧ３の複数のコンタクト７０Ｃに含まれる各コンタクト７０Ｃは、第３群ＬＧ３の複数の導電層４１Ｃに含まれて当該コンタクト７０Ｃに対応する導電層４１Ｃに設けられた第２突出部４６に接している。本実施形態では、第２突出部４６の－Ｚ方向の端のＸ方向の幅と、当該第２突出部４６に接続されるコンタクト７０Ｃの＋Ｚ方向の端のＸ方向の幅は、同じである。

第１突出部４５および第２突出部４６は、例えば、導電層４１に含まれる材料を再成長させることで形成された再成長部である。第１突出部４５および第２突出部４６は、例えばＣＶＤ（Chemical Vapor Deposition）によって導電層４１に含まれる材料を選択的に再成長させることで、導電層４１の表面から突出するように形成される。導電層４１に含まれて再成長させる材料（第１材料）は、例えば、タングステン、モリブデン、または不純物がドープされたシリコンなどであるが、これらに限定されない。なお、第１突出部４５および第２突出部４６は、ＣＶＤ以外の方法で再成長させることで形成された突出部でもよく、再成長以外の手法で形成された突出部でもよい。以下では、第１突出部４５と第２突出部４６とを区別しない場合、「突出部ＰＴ」と称する。

一方で、積層体４０の第２領域Ｒ２および第４領域Ｒ４には、突出部ＰＴに相当する突出部が設けられていない。このため、第２群ＣＧ２の複数のコンタクト７０Ｂに含まれる各コンタクト７０Ｂは、上記突出部を介さずに、第２群ＬＧ２の複数の導電層４１Ｂに含まれて当該コンタクト７０Ｂに対応する導電層４１Ｂに接している。また、第４群ＣＧ４の複数のコンタクト７０Ｄに含まれる各コンタクト７０Ｄは、上記突出部を介さずに、第４群ＬＧ４の複数の導電層４１Ｄに含まれて当該コンタクト７０Ｄに対応する導電層４１Ｄに接している。

以上を言い換えると、積層体４０では、複数の突出部ＰＴ（例えば複数の第１突出部４５または複数の第２突出部４６）が設けられた領域（例えば第１領域Ｒ１または第３領域Ｒ３）と、上記突出部ＰＴが存在しない領域（例えば第２領域Ｒ２および第４領域Ｒ４）とがＸ方向に交互に並んで配置されている。

図７は、本実施形態の階段領域ＳＲの一部を拡大して示す断面図である。まず、導電層４１の構成の一例について説明する。導電層４１は、例えば、導電部分１０１と、バリアメタル膜１０２と、絶縁膜１０３とを含む。

導電部分１０１は、導電層４１の主部を形成した部分である。導電部分１０１は、Ｘ方向およびＹ方向に層状に延びている。導電部分１０１は、上述した導電材料（例えば、タングステン、モリブデン、または不純物がドープされたシリコン）を含む。

バリアメタル膜１０２は、導電部分１０１に含まれる導電材料の拡散を抑制するための膜である。バリアメタル膜１０２は、導電部分１０１の表面に沿って設けられている。例えば、バリアメタル膜１０２は、導電部分１０１の＋Ｚ方向側の表面および－Ｚ方向側の表面の両方の表面に沿って設けられている。バリアメタル膜１０２は、例えば、チタンを含む材料、チタンと窒素とを含む材料、タンタルを含む材料、タンタルと窒素とを含む材料、または、タングステンと窒素とを含む材料などにより形成されている。

絶縁膜１０３は、導電層４１の表面に設けられた絶縁膜である。絶縁膜１０３は、例えば、メモリピラーＭＨと導電層４１との交差部分において、ブロック絶縁膜６１の一部を形成している。絶縁膜１０３は、バリアメタル膜１０２に対して導電部分１０１とは反対側に位置する。絶縁膜１０３は、バリアメタル膜１０２の表面に沿って設けられている。例えば、絶縁膜１０３は、バリアメタル膜１０２の＋Ｚ方向側の表面および－Ｚ方向側の表面の両方の表面に沿って設けられている。絶縁膜１０３は、例えば、アルミニウム酸化物であるが、これに限定されない。また、絶縁膜１０３は、省略されてもよい。

次に、コンタクト７０の構成の一例について説明する。コンタクトは、例えば、導電部分１１１と、バリアメタル膜１１２とを含む。

導電部分１１１は、コンタクト７０の主部を形成した部分である。導電部分１１１は、Ｚ方向に柱状に延びている。導電部分１１１は、上述した導電材料（例えば、タングステン、モリブデン、または不純物がドープされたシリコン）を含む。

バリアメタル膜１１２は、導電部分１１１に含まれる導電材料の拡散を抑制するための膜である。バリアメタル膜１１２は、導電部分１１１の表面に沿って設けられている。例えば、バリアメタル膜１１２は、導電部分１１１の周面に沿ってＺ方向に延びた周面部１１２ａと、導電部分１１１の＋Ｚ方向側の底面に沿って設けられた底面部１１２ｂとを有する。バリアメタル膜１１２は、例えば、コンタクト７０の表面を形成している。バリアメタル膜１１２は、例えば、チタンを含む材料、チタンと窒素とを含む材料、タンタルを含む材料、タンタルと窒素とを含む材料、または、タングステンと窒素とを含む材料などにより形成されている。

図７に示すように、第１突出部４５は、Ｚ方向で導電層４１Ａとコンタクト７０Ａとの間に設けられている。このため、第１突出部４５が存在する領域（第１領域Ｒ１）では、コンタクト７０Ａのバリアメタル膜１１２と、導電層４１Ａ（例えば導電層４１Ａのバリアメタル膜１０２）とは互いに離れており、コンタクト７０Ａのバリアメタル膜１１２と導電層４１Ａとの間には、距離Ｌ１が存在する。本実施形態では、第１突出部４５の一部は、導電層４１Ａの絶縁膜１０３およびバリアメタル膜１０２を貫通し、導電層４１Ａの内部に位置する。

一方で、第１突出部４５が存在しない領域（第２領域Ｒ２）では、コンタクト７０Ｂが導電層４１Ｂに接している。例えば、コンタクト７０Ｂの一部は、導電層４１Ｂの絶縁膜１０３およびバリアメタル膜１０２を貫通し、導電層４１Ｂの内部に位置する。この場合、第１突出部４５が存在しない領域（第２領域Ｒ２）では、コンタクト７０Ｂのバリアメタル膜１１２と、導電層４１Ｂ（例えば導電層４１Ｂのバリアメタル膜１０２）とは互いに接している。

同様に、第２突出部４６は、Ｚ方向で導電層４１Ｃとコンタクト７０Ｃとの間に設けられている。このため、第２突出部４６が存在する領域（第３領域Ｒ３）では、コンタクト７０Ｃのバリアメタル膜１１２と、導電層４１Ｃ（例えば導電層４１Ｃのバリアメタル膜１０２）とは互いに離れており、コンタクト７０Ｃのバリアメタル膜１１２と導電層４１Ｃとの間には、距離Ｌ２が存在する。本実施形態では、第２突出部４６の一部は、導電層４１Ｃの絶縁膜１０３およびバリアメタル膜１０２を貫通し、導電層４１Ｃの内部に位置する。

一方で、第２突出部４６が存在しない領域（第４領域Ｒ４）では、コンタクト７０Ｄが導電層４１Ｄに接している。例えば、コンタクト７０Ｄの一部は、導電層４１Ｄの絶縁膜１０３およびバリアメタル膜１０２を貫通し、導電層４１Ｄの内部に位置する。この場合、第２突出部４６が存在しない領域（第４領域Ｒ４）では、コンタクト７０Ｄのバリアメタル膜１１２と、導電層４１Ｄ（例えば導電層４１Ｄのバリアメタル膜１０２）とは互いに接している。

以上説明したように、本実施形態では、Ｘ方向およびＹ方向に沿う断面（図７に示す断面）において、コンタクト７０Ｂのバリアメタル膜１１２と導電層４１Ｂとの間の最短距離（例えばゼロの距離）は、コンタクト７０Ａのバリアメタル膜１１２と導電層４１Ａとの間の最短距離Ｌ１よりも短く、且つ、コンタクト７０Ｃのバリアメタル膜１１２と導電層４１Ｃとの間の最短距離Ｌ３よりも短い。同様に、Ｘ方向およびＹ方向に沿う断面において、コンタクト７０Ｄのバリアメタル膜１１２と導電層４１Ｄとの間の最短距離（例えばゼロの距離）は、コンタクト７０Ａのバリアメタル膜１１２と導電層４１Ａとの間の最短距離Ｌ１よりも短く、且つ、コンタクト７０Ｃのバリアメタル膜１１２と導電層４１Ｃとの間の最短距離Ｌ２よりも短い。言い換えると、例えば、コンタクト７０のバリアメタル膜１１２（例えばバリアメタル膜１１２の底面部１１２ｂ）と導電層４１との間に距離が存在する場合、コンタクト７０と導電層４１との間に突出部ＰＴが存在すると言える。

なお、本実施形態では、コンタクト７０がバリアメタル膜１１２を有する例について説明した。ただし、コンタクト７０は、バリアメタル膜１１２を有しなくてもよい。この場合でも、コンタクト７０と突出部ＰＴとで結晶粒の態様（結晶粒の大きさまたは結晶粒の充填密度など）が異なること、コンタクト７０と突出部ＰＴとの界面に不純物（酸素など）が存在すること、または、コンタクト７０と突出部ＰＴとで内部の不純物が異なる場合などには、コンタクト７０と導電層４１との間に突出部ＰＴが存在すると言える。また別の観点では、導電層４１と突出部ＰＴとで結晶粒の態様（結晶粒の大きさまたは結晶粒の充填密度など）が異なること、導電層４１と突出部ＰＴとの界面に不純物（酸素など）が存在すること、または、導電層４１と突出部ＰＴとで内部の不純物が異なる場合などには、コンタクト７０と導電層４１との間に突出部ＰＴが存在すると言える。

＜６．半導体記憶装置の製造方法＞
次に、半導体記憶装置１の製造方法について説明する。
図８Ａおよび図８Ｂは、半導体記憶装置１の製造方法を説明するための図である。なお以下では、階段領域ＳＲに関する形成方法について説明する。半導体記憶装置１の他の部分は、既知の手法により形成することができる。なお図８Ａおよび図８Ｂでは、説明の便宜上、絶縁層４２と絶縁部４３とを一体に示す。

まず、複数の導電層４１と、複数の絶縁層４２と、絶縁部４３とを含む積層体４０が形成される（図８Ａ中の（ＳＴ１）参照）。複数の導電層４１と複数の絶縁層４２とはＺ方向に一層ずつ交互に積層されている。導電層４１は、「第１層」の一例である。絶縁層４２は、「第２層」の一例である。積層体４０は、第１から第４領域Ｒ１，Ｒ２，Ｒ３，Ｒ４を有する。これら領域は、第１領域Ｒ１、第２領域Ｒ２、第３領域Ｒ３、第４領域Ｒ４の順に、Ｘ方向に並ぶ。

積層体４０の形成は、例えば、犠牲層と絶縁層４２とがＺ方向に１層ずつ交互に積層された中間積層体が形成された後、上記犠牲層を導電層４１に置換することで行われる。犠牲層を導電層４１に置換することは、例えば、ウェットエッチングにより上記中間積層体から上記犠牲層が除去され、上記犠牲層が除去された空間に絶縁膜１０３、バリアメタル膜１０２、および導電部分１０１を形成する材料が順に供給されることで、導電層４１が形成される。

次に、積層体４０を覆うようにマスクＭが形成される。そして、マスクＭのなかで積層体４０の第３領域Ｒ３および第４領域Ｒ４に対応する領域に、穴加工を行うための複数の開口１２１が例えばリソグラフィにより形成される。そして、マスクＭの複数の開口１２１を通じて積層体４０の第３領域Ｒ３および第４領域Ｒ４に穴加工を行うことで、積層体４０のＺ方向の途中までそれぞれ延びた複数の穴１２２が形成される（図８Ａ中の（ＳＴ２）参照）。

次に、マスクＭのなかで積層体４０の第１領域Ｒ１および第２領域Ｒ２に対応する領域に、穴加工を行うための複数の開口１３１が例えばリソグラフィにより形成される（図８中Ａの（ＳＴ３）参照）。

次に、マスクＭの複数の開口１３１を通じて積層体４０の第１領域Ｒ１および第２領域Ｒ２に穴加工を行うとともに、マスクＭの複数の開口１２１を用いて積層体４０の第３領域Ｒ３および第４領域Ｒ４の穴加工を再開する。そして、積層体４０の第２領域Ｒ２に形成された複数の穴１３２および第４領域Ｒ４に形成された複数の穴１２２が、複数の導電層４１のなかでそれぞれ接続先となる導電層４１に到達せず、且つ、積層体４０の第１領域Ｒ１に形成された複数の穴１３２および第３領域Ｒ３に形成された複数の穴１２２が、複数の導電層４１のなかでそれぞれ接続先となる導電層４１に到達した状態で、第１領域Ｒ１、第２領域Ｒ２、第３領域Ｒ３、および第４領域Ｒ４の穴加工を停止する（図８Ｂの（ＳＴ４）参照）。

次に、積層体４０の第１領域Ｒ１に形成された複数の穴１３１および第３領域Ｒ３に形成された複数の穴１２１の各々の内部に、例えばＣＶＤにより導電部４１の導電材料を供給し、導電部４１の表面上に再成長部である突出部ＰＴを形成する（図８Ｂ中の（ＳＴ５）参照）。突出部ＰＴは、例えば、第１突出部４５または第２突出部４６を形成する導電部である。

次に、マスクＭの複数の開口１２１，１３１を通じて積層体４０の第１領域Ｒ１、第２領域Ｒ２、第３領域Ｒ３、および第４領域Ｒ４の穴加工が再開される。このとき、積層体４０の第１領域Ｒ１には複数の第１突出部４５が存在し、第３領域Ｒ３には複数の第２突出部４６が存在する。このため、複数の第１突出部４５および複数の第２突出部４６がストッパ層として機能し、第１領域Ｒ１および第３領域Ｒ３において複数の穴１２２，１３２が接続先となる導電層４１を貫通して深く形成されることが抑制される。

そして、積層体４０の第２領域Ｒ２に形成された複数の穴１３２および第４領域Ｒ４に形成された複数の穴１２２が、複数の導電層４１のなかでそれぞれ接続先となる導電層４１に到達した状態で、第１領域Ｒ１、第２領域Ｒ２、第３領域Ｒ３、および第４領域Ｒ４の穴加工が停止される（図８Ｂ中の（ＳＴ６）参照）。その後、複数の穴１２２，１３２の内部にバリアメタル膜１１２および導電部分１１１の材料が順に供給されることで、コンタクト７０が形成される。これにより、階段領域ＳＲの形成が完了する。

＜７．利点＞
比較例として、コンタクト７０を設けるための穴加工において、複数の導電層４１のなかで上側半分（－Ｚ方向側の部分）の導電層４１に対応する複数の穴の内部にタングステンなどの再成長部を形成し、これにより、複数の導電層４１のなかで上側半分の導電層４１に対する穴の突き抜けを抑制する構成が考えられる。ただし、この場合、複数の導電層４１のなかで上側半分のなかでも上層部分（－Ｚ方向側の部分）の穴加工が厳しく、当該上層部分で穴の突き抜けが生じる可能性がある。このため上記比較例の構成では、例えば複数回の再成長工程を設けるなどで、上記上層部分において再成長部の膜厚を大きく成長させる必要がある。この場合、半導体記憶装置の製造性が低下する。

一方で、本実施形態では、半導体記憶装置１は、積層体４０と、複数のコンタクト７０とを備える。積層体４０は、複数の導電層４１と複数の絶縁層４２とを含む。複数の導電層４１と複数の絶縁層４２とは、Ｚ方向に１層ずつ交互に積層されている。複数のコンタクト７０は、Ｚ方向にそれぞれ延びている。積層体４０は、第１領域Ｒ１、第２領域Ｒ２、および第３領域Ｒ３を含む。第１領域Ｒ１、第２領域Ｒ２、および第３領域Ｒ３は、Ｘ方向に、第１領域Ｒ１、第２領域Ｒ２、第３領域Ｒ３の順に並ぶ。複数のコンタクト７０は、第１領域Ｒ１に配置された第１コンタクト７０Ａと、第２領域Ｒ２に配置された第２コンタクト７０Ｂと、第３領域Ｒ３に配置された第３コンタクト７０Ｃとを含む。複数の導電層４１は、第１導電層４１Ａと、第１導電層４１Ａに対して＋Ｚ方向側に配置された第２導電層４１Ｂと、第２導電層４１Ｂに対して＋Ｚ方向側に配置された第３導電層４１Ｃとを含む。積層体４０は、第１導電層４１Ａから第１コンタクト７０Ａに向けて突出した導電性の第１突出部４５と、第３導電層４１Ｃから第３コンタクト７０Ｃに向けて突出した導電性の第２突出部４６とを含む。第１コンタクト７０Ａは、第１突出部４５に接している。第２コンタクト７０Ｂは、第２導電層４１Ｂに接している。第３コンタクト７０Ｃは、第２突出部４６に接している。

このような構成によれば、コンタクト７０を設けるための穴加工を、第１領域Ｒ１および第２領域Ｒ２を含む領域と、第３領域Ｒ３を含む領域とに分けて行うことができる。このため、第１突出部４５および第２突出部４６が大きな厚さを有しない場合であっても、導電層４１に対する穴の突き抜けを抑制することができる。このため、第１突出部４５および第２突出部４６を形成しやすくなり、半導体記憶装置１の製造性の向上を図ることができる。

＜８．変形例＞
次に、第１実施形態の変形例について説明する。
図９は、第１実施形態の変形例の半導体記憶装置１Ａの階段領域ＳＲを示す断面図である。本変形例では、コンタクト７０Ａは、第１突出部４５に接した端７０ｅ１をする。端７０ｅ１は、「第１端」の一例である。一方で、第１突出部４５は、コンタクト７０Ａに接した端４５ｅ１を有する。端４５ｅ１は、「第２端」の一例である。ここで、コンタクト７０Ａを設けるための穴１３２（図８Ｂ参照）は、第１突出部４５が設けられた後、例えば製造上の理由によりウェットエッチングが行われ、拡径される場合がある。この場合、コンタクト７０Ａの端７０ｅ１のＸ方向の幅Ｗ１は、第１突出部４５の端４５ｅ１のＸ方向の幅Ｗ２よりも大きくなる。

同様に、コンタクト７０Ｃは、第２突出部４６に接した端７０ｅ１をする。一方で、第２突出部４６は、コンタクト７０Ｃに接した端４６ｅ１を有する。コンタクト７０Ｃを設けるための穴１２２（図８Ｂ参照）は、第２突出部４６が設けられた後、例えば製造上の理由によりウェットエッチングが行われ、拡径される場合がある。この場合、コンタクト７０Ｃの端７０ｅ１のＸ方向の幅Ｗ３は、第２突出部４６の端４６ｅ１のＸ方向の幅Ｗ４よりも大きくなる。

以上説明したように、コンタクト７０がバリアメタル膜１１２を有しなくても、コンタクト７０Ａの端７０ｅ１のＸ方向の幅Ｗ１が第１突出部４５の端４５ｅ１のＸ方向の幅Ｗ２よりも大きい場合、コンタクト７０Ａと導電層４１Ａとの間に第１突出部４５が存在すると言える。同様に、コンタクト７０Ｃの端７０ｅ１のＸ方向の幅Ｗ３が第２突出部４６の端４６ｅ１のＸ方向の幅Ｗ４よりも大きい場合、コンタクト７０Ｃと導電層４１Ｃとの間に第２突出部４６が存在すると言える。

（第２実施形態）
次に、第２実施形態について説明する。第２実施形態は、階段領域ＳＲがＸ方向に６分割された領域を有する点で、第１実施形態とは異なる。なお以下に説明する以外の構成は、第１実施形態と同じである。

図１０は、第２実施形態の半導体記憶装置１Ｂを示す断面図である。本実施形態では、階段領域ＳＲは、例えば、第１から第６領域Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６を有する。これら領域は、第１領域Ｒ１、第２領域Ｒ２、第３領域Ｒ３、第４領域Ｒ４、第５領域Ｒ５，第６領域Ｒ６の順に、Ｘ方向に並ぶ。第１から第６領域Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６は、例えば、階段領域ＳＲがＸ方向に６分割された領域である。ただし、第１から第６の領域Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６の大きさは、互いに異なってもよい。

（第１から第６群のコンタクト）
複数のコンタクト７０は、第１から第６領域Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６に分かれて配置されている。複数のコンタクト７０は、第１群ＣＧ１の複数のコンタクト７０Ａ、第２群ＣＧ２の複数のコンタクト７０Ｂ、第３群ＣＧ３の複数のコンタクト７０Ｃ、第４群ＣＧ４の複数のコンタクト７０Ｄ、第５群ＣＧ５の複数のコンタクト７０Ｅ、および第６群ＣＧ６の複数のコンタクト７０Ｆを含む。

第５群ＣＧ５の複数のコンタクト７０Ｅは、第５領域Ｒ５に配置された複数のコンタクト７０である。第５群ＣＧ５の複数のコンタクト７０Ｅは、第５領域Ｒ５において－Ｘ方向側に位置するコンタクト７０Ｅであるほど＋Ｚ方向に大きく延びている。第５群ＣＧ５の複数のコンタクト７０Ｅに含まれる１つコンタクト７０Ｅは、「第５コンタクト」の一例である。

第６群ＣＧ６の複数のコンタクト７０Ｆは、第６領域Ｒ６に配置された複数のコンタクト７０である。第６群ＣＧ６の複数のコンタクト７０Ｆは、第６領域Ｒ６において－Ｘ方向側に位置するコンタクト７０Ｆであるほど＋Ｚ方向に大きく延びている。第６群ＣＧ６の複数のコンタクト７０Ｆに含まれる１つコンタクト７０Ｆは、「第６コンタクト」の一例である。

（第１から第６群の導電層）
複数の導電層４１は、第１群ＬＧ１の複数の導電層４１Ａ、第２群ＬＧ２の複数の導電層４１Ｂ、第３群ＬＧ３の複数の導電層４１Ｃ、第４群ＬＧ４の複数の導電層４１Ｄ、第５群ＬＧ５の複数の導電層４１Ｅ、および第６群ＬＧ６の複数の導電層４１Ｆを含む。

第５群ＬＧ５の複数の導電層４１Ｅは、第５群ＣＧ５の複数のコンタクト７０Ｅに対応する複数の導電層４１である。第５群ＬＧ５の複数の導電層４１Ｅは、第４群ＬＧ４の複数の導電層４１Ｄに対して＋Ｚ方向側に配置されている。第５群ＬＧ５の複数の導電層４１Ｄは、Ｚ方向で、第４群ＬＧ４の複数の導電層４１Ｄと、第６群ＬＧ６の複数の導電層４１Ｆとの間に配置されている。第５群ＬＧ５の複数の導電層４１Ｅに含まれる１つの導電層４１Ｅ（上記第５コンタクトに対応する導電層４１Ｅ）は、「第５ゲート電極層」の一例である。

第６群ＬＧ６の複数の導電層４１Ｆは、第６群ＣＧ６の複数のコンタクト７０Ｆに対応する複数の導電層４１である。第６群ＬＧ６の複数の導電層４１Ｆは、第５群ＬＧ５の複数の導電層４１Ｅに対して＋Ｚ方向側に配置されている。第６群ＬＧ６の複数の導電層４１Ｆに含まれる１つの導電層４１Ｆ（上記第６コンタクトに対応する導電層４１Ｆ）は、「第６ゲート電極層」の一例である。

（導電性の突出部）
図６に示すように、積層体４０は、複数の第１突出部４５と、複数の第２突出部４６と、複数の第３突出部４７とを有する。

複数の第３突出部４７は、第５領域Ｒ５に設けられている。第３突出部４７は、第５群ＬＧ５の導電層４１Ｅの端部の－Ｚ方向側の表面に設けられ、導電層４１Ｅから－Ｚ方向に突出した導電性の突出部である。第３突出部４７は、第５群ＣＧ５のコンタクト７０Ｅに向けて導電層４１Ｅから突出し、コンタクト７０Ｅに接している。言い換えると、第３突出部４７は、Ｚ方向で導電層４１Ｅとコンタクト７０Ｅとの間に配置され、導電層４１Ｅとコンタクト７０Ｅとを電気的に接続する。第３突出部４７は、第１突出部４５および第２突出部４６と同様に、導電層４１に含まれる材料を再成長させることで形成された再成長部である。

本実施形態では、第３突出部４７は、第５群ＬＧ５の複数の導電層４１Ｅの各々に設けられている。第５群ＣＧ５の複数のコンタクト７０Ｅに含まれる各コンタクト７０Ｅは、第５群ＬＧ５の複数の導電層４１Ｅに含まれて当該コンタクト７０Ｅに対応する導電層４１Ｅに設けられた第３突出部４７に接している。以下では、第１突出部４５、第２突出部４６、および第３突出部４７を区別しない場合、「突出部ＰＴ」と称する。

（半導体記憶装置の製造方法）
次に、第２実施形態の半導体記憶装置１Ｂの製造方法について説明する。
図１１Ａから図１１Ｃは、第２実施形態の半導体記憶装置１Ｂの製造方法を説明するための図である。なお図１１Ａから図１１Ｃでは、説明の便宜上、絶縁層４２と絶縁部４３とを一体に示す。

まず、第１実施形態と同様に、積層体４０が形成される（図１１Ａ中の（ＳＴ１）参照）。次に、積層体４０を覆うようにマスクＭが形成される。そして、マスクＭのなかで積層体４０の第５領域Ｒ５および第６領域Ｒ６に対応する領域に、穴加工を行うための複数の開口１４１が例えばリソグラフィにより形成される。そして、マスクＭの複数の開口１４１を通じて積層体４０の第５領域Ｒ５および第６領域Ｒ６に穴加工を行うことで、積層体４０のＺ方向の途中までそれぞれ延びた複数の穴１４２が形成される（図１１Ａ中の（ＳＴ２）参照）。

次に、マスクＭのなかで積層体４０の第３領域Ｒ３および第４領域Ｒ４に対応する領域に、穴加工を行うための複数の開口１３１が例えばリソグラフィにより形成される（図１１Ａ中の（ＳＴ３）参照）。

次に、マスクＭの複数の開口１３１を通じて積層体４０の第３領域Ｒ３および第４領域Ｒ４に穴加工を行うとともに、マスクＭの複数の開口１４１を用いて積層体４０の第５領域Ｒ５および第６領域Ｒ６の穴加工を再開する。そして、マスクＭの複数の開口１３１，１４１を通じて積層体４０の第３から第６の領域Ｒ３，Ｒ４，Ｒ５，Ｒ６に穴加工を行うことで、積層体４０のＺ方向の途中までそれぞれ延びた複数の穴１３２，１４２が形成される（図１１Ｂ中の（ＳＴ４）参照）。

次に、マスクＭのなかで積層体４０の第１領域Ｒ１および第２領域Ｒ２に対応する領域に、穴加工を行うための複数の開口１２１が例えばリソグラフィにより形成される（図１１Ｂ中の（ＳＴ５）参照）。

次に、マスクＭの複数の開口１２１を通じて積層体４０の第１領域Ｒ１および第２領域Ｒ２に穴加工を行うとともに、マスクＭの複数の開口１３１，１４１を用いて積層体４０の第３から第６の領域Ｒ３，Ｒ４，Ｒ５，Ｒ６の穴加工を再開する。そして、積層体４０の第２領域Ｒ２に形成された複数の穴１２２、第４領域Ｒ４に形成された複数の穴１３２、および第６領域Ｒ６に形成された複数の穴１４２が、複数の導電層４１のなかでそれぞれ接続先となる導電層４１に到達せず、且つ、積層体４０の第１領域Ｒ１に形成された複数の穴１２２、第３領域Ｒ３に形成された複数の穴１３２、および第５領域Ｒ５に形成された複数の穴１４２が、複数の導電層４１のなかでそれぞれ接続先となる導電層４１に到達した状態で、第１から第６の領域Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６の穴加工を停止する（図１１Ｂ中の（ＳＴ６）参照）。

次に、積層体４０の第１領域Ｒ１に形成された複数の穴１２２、第３領域Ｒ３に形成された複数の穴１３２、および第５領域Ｒ５に形成された複数の穴１４２の各々の内部に、例えばＣＶＤにより導電部４１の導電材料を供給し、導電部４１の表面上に再成長部である突出部ＰＴを形成する（図１１Ｂ中の（ＳＴ７）参照）。突出部ＰＴは、例えば、第１突出部４５、第２突出部４６、または第３突出部４７を形成する導電部である。

次に、マスクＭの複数の開口１２１，１３１，１４１を通じて積層体４０の第１から第６の領域Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６の穴加工が再開される。このとき、積層体４０の第１領域Ｒ１には複数の第１突出部４５が存在し、第３領域Ｒ３には複数の第２突出部４６が存在し、第５領域Ｒ５には複数の第３突出部４７が存在する。このため、複数の第１突出部４５、複数の第２突出部４６、および第３突出部４７がストッパ層として機能し、第１領域Ｒ１、第３領域Ｒ３、および第５領域Ｒ５において複数の穴１２２，１３２，１４２が接続先となる導電層４１を貫通して深く形成されることが抑制される。

そして、積層体４０の第２領域Ｒ２に形成された複数の穴１２２、第４領域Ｒ４に形成された複数の穴１３２、および第６領域Ｒ６に形成された複数の穴１４２が、複数の導電層４１のなかでそれぞれ接続先となる導電層４１に到達した状態で、第１から第６の領域Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６の穴加工が停止される（図１１Ｃ中の（ＳＴ８）参照）。その後、複数の穴１２２，１３２，１４２の内部にバリアメタル膜１１２および導電部分１１１の材料が順に供給されることで、コンタクト７０が形成される。これにより、階段領域ＳＲの形成が完了する。

このような構成によれば、第１実施形態と同様に、半導体記憶装置１Ｂの信頼性の向上を図る。また本実施形態によれば、第１実施形態と比べて分割数が多いため、第１突出部４５、第２突出部４６、および第３突出部４７が薄くても、導電層４１に対する穴の突き抜けを抑制することができる。このため、突出部４５，４６，４７を形成しやすくなり、半導体記憶装置１Ｂの製造性の向上を図ることができる。

（第３実施形態）
次に、第３実施形態について説明する。第３実施形態は、第１実施形態の構成が多列階段型式の階段領域ＳＲに適用された点で、第１実施形態とは異なる。なお以下に説明する以外の構成は、第１実施形態と同じである。

図１２は、第３実施形態の半導体記憶装置１Ｃの階段領域ＳＲを示す斜視断面図である。本実施形態では、複数の導電層４１は、多列階段型式の階段領域ＳＲを有する。例えば、図１２は、多列階段型式の一例として、２列階段型式の階段領域ＳＲを示す。なお、図１２では、各領域Ｒ１，Ｒ２，Ｒ３，Ｒ４において導電層４１を４層ずつ模式的に示す。

第３実施形態では、Ｚ方向で奇数番目の導電層４１（以下説明の便宜上「導電層４１Ｓ」と称する）は、第１部分１５１と、第２部分１５２とを有する。第１部分１５１と、第２部分１５２とは、各導電層４１Ｓにおいて、Ｙ方向に並ぶ。第２部分１５２の－Ｘ方向の長さは、第１部分１５１の－方向の長さよりも短い。

一方で、導電層４１Ｓに＋Ｚ方向から隣り合う導電層４１（以下説明の便宜上「導電層４１Ｔ」と称する）は、第３部分１５３と、第４部分１５４とを有する。第３部分１５３と、第４部分１５４とは、各導電層４１Ｔにおいて、Ｙ方向に並ぶ。第３部分１５３は、導電層４１Ｓの第１部分１５１の＋Ｚ方向側に位置する。第４部分１５４は、導電層４１Ｓの第２部分１５２の＋Ｚ方向側に位置する。第３部分１５３および第４部分１５４の各々の－Ｘ方向の長さは、導電層４１Ｓの第１部分１５１の－Ｘ方向の長さと同じである。その結果、導電層４１Ｔの第３部分１５３は、導電層４１Ｓの第１部分１５１に覆われている。一方で、導電層４１Ｔの第４部分１５４は、導電層４１Ｓの第２部分１５２に覆われずに、－Ｚ方向に露出する。

本実施形態では、複数のコンタクト７０は、導電層４１Ｓの第１部分１５１に電気的に接続されるコンタクト７０Ｓと、導電層４１Ｔの第４部分１５４に電気的に接続されるコンタクト７０Ｔとを含む。コンタクト７０Ｓとコンタクト７０Ｔとは、Ｙ方向に並ぶ。このような構成によれば、階段領域ＳＲの－Ｘ方向の長さを短くすることができる。

そして本実施形態では、積層体４０の第１領域Ｒ１に配置される各コンタクト７０Ｓと、当該コンタクト７０Ｓに対応する導電層４１Ｓの第１部分１５１との間には、第１突出部４５が設けられている。また、積層体４０の第１領域Ｒ１に配置される各コンタクト７０Ｔと、当該コンタクト７０Ｔに対応する導電層４１Ｔの第４部分１５４との間には、第１突出部４５が設けられている。

同様に、積層体４０の第３領域Ｒ３に配置される各コンタクト７０Ｓと、当該コンタクト７０Ｓに対応する導電層４１Ｓの第１部分１５１との間には、第２突出部４６が設けられている。また、積層体４０の第３領域Ｒ３に配置される各コンタクト７０Ｔと、当該コンタクト７０Ｔに対応する導電層４１Ｔの第４部分１５４との間には、第２突出部４６が設けられている。

一方で、積層体４０の第２領域Ｒ２および第４領域Ｒ４では、各コンタクト７０Ｓと、当該コンタクト７０Ｓに対応する導電層４１Ｓの第１部分１５１との間には突出部ＰＴが存在せず、各コンタクト７０Ｓは導電層４１Ｓの第１部分１５１に接している。同様に、積層体４０の第２領域Ｒ２および第４領域Ｒ４では、各コンタクト７０Ｔと、当該コンタクト７０Ｔに対応する導電層４１Ｔの第４部分１５４との間には突出部ＰＴが存在せず、各コンタクト７０Ｔは導電層４１Ｔの第４部分１５４に接している。

このような構成によれば、第１実施形態と同様に、半導体記憶装置１Ｃの製造性の向上を図ることができる。なお、本実施形態では、２列階段型式の階段領域ＳＲについて説明した。ただし、実施形態は、上記例に限定されない。例えば、半導体記憶装置１Ｃは、３列以上の多列階段型式の階段領域ＳＲを有してもよい。

（変形例）
次に、第１から第３実施形態に関する変形例について説明する。
図１３は、実施形態の変形例の半導体記憶装置１Ｄの階段領域ＳＲを示す断面図である。図１３は、例えば、第１実施形態の半導体記憶装置１の構成に対応する変形例である。本変形例では、＋Ｚ方向側に位置する突出部ＰＴであるほど、突出部ＰＴのＺ方向の厚さが大きい。

例えば、第１領域Ｒ１に設けられた複数の突出部４５は、突出部４５－１、突出部４５－２、および突出部４５－３を含む。

突出部４５－２は、突出部４５－１と比べて、＋Ｚ方向側に配置されている。言い換えると、突出部４５－２が設けられた導電層４１Ａは、突出部４５－１が設けられた導電層４１Ａよりも＋Ｚ方向側に位置する。本変形例では、突出部４５－２のＺ方向の厚さＴ２は、突出部４５－１のＺ方向の厚さＴ１よりも大きい。

突出部４５－３は、突出部４５－２と比べて、＋Ｚ方向側に配置されている。言い換えると、突出部４５－３が設けられた導電層４１Ａは、突出部４５－２が設けられた導電層４１Ａよりも＋Ｚ方向側に位置する。本変形例では、突出部４５－３のＺ方向の厚さＴ３は、突出部４５－２のＺ方向の厚さＴ２よりも大きい。

同様に、第３領域Ｒ３に設けられた複数の突出部４６は、突出部４６－１、突出部４６－２、および突出部４６－３を含む。

突出部４６－１は、第１領域Ｒ１に設けられた突出部４５－３と比べて、＋Ｚ方向側に配置されている。言い換えると、突出部４６－１が設けられた導電層４１Ｃは、突出部４５－３が設けられた導電層４１Ａよりも＋Ｚ方向側に位置する。本変形例では、突出部４６－１のＺ方向の厚さＴ４は、突出部４５－３のＺ方向の厚さＴ３よりも大きい。

突出部４６－２は、突出部４６－１と比べて、＋Ｚ方向側に配置されている。言い換えると、突出部４６－２が設けられた導電層４１Ｃは、突出部４６－１が設けられた導電層４１Ｃよりも＋Ｚ方向側に位置する。本変形例では、突出部４６－２のＺ方向の厚さＴ５は、突出部４６－１のＺ方向の厚さＴ４よりも大きい。

突出部４６－３は、突出部４６－２と比べて、＋Ｚ方向側に配置されている。言い換えると、突出部４６－３が設けられた導電層４１Ｃは、突出部４６－２が設けられた導電層４１Ｃよりも＋Ｚ方向側に位置する。本変形例では、突出部４６－３のＺ方向の厚さＴ６は、突出部４６－２のＺ方向の厚さＴ５よりも大きい。

上述した構成は、例えば、－Ｚ方向側に位置する突出部ＰＴであるほど、穴１２２または穴１３２の加工時のエッチングにより大きく削られることで実現される。ただし、上述した構成は、上記エッチングとは異なる理由により実現されてもよい。

なお、本変形例の構成は、第２実施形態の構成に適用されてもよい。この場合は、第１領域Ｒ１、第３領域Ｒ３、および第５領域Ｒ５に含まれる複数の突出部ＰＴに関して、＋Ｚ方向側に位置する突出部ＰＴであるほど、突出部ＰＴのＺ方向の厚さが大きい。

以上、いくつかの実施形態および変形例について説明した。ただし、実施形態および変形例は、上述した例に限定されない。例えば、複数の導電層４１のうち－Ｚ方向側に位置するいくつかの導電層４１（例えば、第１領域Ｒ１でコンタクト７０Ａが電気的に接続される複数の導電層４１のうち－Ｚ方向側のいくつかの導電層４１）は、突出部ＰＴが存在しなくてもよい。例えば、複数の導電層４１のうち－Ｚ方向側に位置するいくつかの導電層４１（例えば、第１領域Ｒ１でコンタクト７０Ａが電気的に接続される複数の導電層４１のうち－Ｚ方向側のいくつかの導電層４１）は、穴１２２または穴１３２などの加工時のエッチングにより削られることで突出部ＰＴが消失していてもよい。また、複数の導電層４１のうち－Ｚ方向側に位置するいくつかの導電層４１（例えば、第１領域Ｒ１でコンタクト７０Ａが電気的に接続される複数の導電層４１のうち－Ｚ方向側のいくつかの導電層４１）は、穴１２２または穴１３２などの加工時に突き抜けない程度にオーバエッチングされて、コンタクト７０の＋Ｚ方向側の端部が導電層４１の内部に入り込んでもよい。

以上説明した少なくともひとつの実施形態によれば、半導体記憶装置は、積層体と、複数のコンタクトとを備える。複数の積層体は、複数のゲート電極層と複数の絶縁層とを含む。複数のコンタクトは、第１コンタクトと、第２コンタクトと、第３コンタクトとを含む。複数のゲート電極層は、第１ゲート電極層と、前記第１ゲート電極層に対して第１側に配置された第２ゲート電極層と、第２ゲート電極層に対して第１側に配置された第３ゲート電極層とを含む。積層体は、第１ゲート電極層から第１コンタクトに向けて突出した導電性の第１突出部と、第３ゲート電極層から第３コンタクトに向けて突出した導電性の第２突出部とを含む。第１コンタクトは、第１突出部に接している。第２コンタクトは、第２ゲート電極層に接している。第３コンタクトは、第２突出部に接している。このような構成によれば、半導体装置の製造性の向上を図ることができる。

以上、いくつかの実施形態について説明した。ただし、実施形態は、上述した例に限定されない。例えば、階段領域ＳＲは、４分割または６分割に代えて、８分割以上に分割されてもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１，１Ａ，１Ｂ，１Ｃ…半導体記憶装置、４０…積層体、４１…導体層（ゲート電極層）、４１Ａ…第１群の導電層、４１Ｂ…第２群の導電層、４１Ｃ…第３群の導電層、４１Ｄ…第４群の導電層、４１Ｅ…第５群の導電層、４１Ｆ…第６群の導電層、４２…絶縁層、４５…第１突出部、４６…第２突出部、４７…第３突出部、７０…コンタクト、７０Ａ…第１群のコンタクト、７０Ｂ…第２群のコンタクト、７０Ｃ…第３群のコンタクト、７０Ｄ…第４群のコンタクト、７０Ｅ…第５群のコンタクト、７０Ｆ…第６群のコンタクト、１２２…コンタクトのバリアメタル層、Ｒ１…第１領域、Ｒ２…第２領域、Ｒ３…第３領域、Ｒ４…第４領域、Ｒ５…第５領域、Ｒ６…第６領域。

Claims (10)

1. 複数のゲート電極層と複数の絶縁層とを含み、前記複数のゲート電極層と前記複数の絶縁層とが第１方向に１層ずつ交互に積層された積層体と、
   前記第１方向にそれぞれ延びた複数のコンタクトと、
   を備え、
   前記積層体は、第１領域、第２領域、および第３領域を含み、前記第１領域、前記第２領域、および前記第３領域は、前記第１方向とは異なる第２方向に、前記第１領域、前記第２領域、前記第３領域の順に並び、
   前記複数のコンタクトは、前記第１領域に配置された第１コンタクトと、前記第２領域に配置された第２コンタクトと、前記第３領域に配置された第３コンタクトとを含み、
   前記複数のゲート電極層は、第１ゲート電極層と、前記第１ゲート電極層に対して前記第１方向における第１側に配置された第２ゲート電極層と、前記第２ゲート電極層に対して前記第１側に配置された第３ゲート電極層とを含み、
   前記積層体は、前記第１ゲート電極層から前記第１コンタクトに向けて突出した導電性の第１突出部と、前記第３ゲート電極層から前記第３コンタクトに向けて突出した導電性の第２突出部とを含み、
   前記第１コンタクトは、前記第１突出部に接しており、
   前記第２コンタクトは、前記第２ゲート電極層に接しており、
   前記第３コンタクトは、前記第２突出部に接している、
   半導体記憶装置。
2. 前記第１方向における前記第１側とは反対側を第２側とする場合、
   前記複数のコンタクトは、前記第１領域に配置され、前記第１コンタクトを含む第１群の複数のコンタクトを含み、
   前記複数のゲート電極層は、前記第２ゲート電極層に対して前記第２側に配置され、前記第１ゲート電極層を含む第１群の複数のゲート電極層を含み、
   前記第１突出部は、前記第１群の複数のゲート電極層の各々に設けられ、
   前記第１群の複数のコンタクトに含まれる各コンタクトは、前記第１群の複数のゲート電極層に含まれて当該コンタクトに対応するゲート電極層に設けられた前記第１突出部に接している、
   請求項１に記載の半導体記憶装置。
3. 前記複数のコンタクトは、前記第２領域に配置され、前記第２コンタクトを含む第２群の複数のコンタクトを含み、
   前記複数のゲート電極層は、前記第１群のゲート電極層と前記第３ゲート電極層との間に配置され、前記第２ゲート電極層を含む第２群のゲート電極層を含み、
   前記第２群の複数のコンタクトに含まれる各コンタクトは、前記第２群の複数のゲート電極層に含まれて当該コンタクトに対応するゲート電極層に接している、
   請求項２に記載の半導体記憶装置。
4. 前記複数のコンタクトは、前記第３領域に配置され、前記第３コンタクトを含む第３群の複数のコンタクトを含み、
   前記複数のゲート電極層は、前記第２群のゲート電極層に対して前記第１側に配置され、前記第３ゲート電極層を含む第３群のゲート電極層を含み、
   前記第２突出部は、前記第３群のゲート電極層の各々に設けられ、
   前記第３群の複数のコンタクトに含まれる各コンタクトは、前記第３群の複数のゲート電極層に含まれて当該コンタクトに対応するゲート電極層に設けられた前記第２突出部に接している、
   請求項３に記載の半導体記憶装置。
5. 前記第２ゲート電極層は、前記複数のコンタクトと前記複数のゲート電極層とが接続された接続領域において、前記第２方向の長さが前記第１ゲート電極層よりも長く、
   前記第３ゲート電極層は、前記接続領域において、前記第２方向の長さが前記第２ゲート電極層よりも長い、
   請求項１または請求項２に記載の半導体記憶装置。
6. 前記第１コンタクト、前記第２コンタクト、および前記第３コンタクトの各々は、バリアメタル膜を含み、
   前記第１方向および前記第２方向に沿う断面において、前記第２コンタクトの前記バリアメタル膜と前記第２ゲート電極層との間の最短距離は、前記第１コンタクトの前記バリアメタル膜と前記第１ゲート電極層との間の最短距離よりも短く、且つ、前記第３コンタクトの前記バリアメタル膜と前記第３ゲート電極層との間の最短距離よりも短い、
   請求項１または請求項２に記載の半導体記憶装置。
7. 前記第１コンタクトは、前記第１突出部に接した第１端を有し、
   前記第１突出部は、前記第１コンタクトの前記第１端に接した第２端を有し、
   前記第１端の前記第２方向の幅は、前記第２端の前記第２方向の幅よりも大きい、
   請求項１または請求項２に記載の半導体記憶装置。
8. 前記第１ゲート電極層、前記第２ゲート電極層、および前記第３ゲート電極層の各々は、タングステン、モリブデン、またはシリコンである第１材料を含み、
   前記第１突出部および前記第２突出部の各々は、前記第１材料の再成長部である、
   請求項１または請求項２に記載の半導体記憶装置。
9. 前記積層体は、第４領域および第５領域を含み、前記第１領域、前記第２領域、前記第３領域、前記第４領域、および前記第５領域は、前記第２方向に、前記第１領域、前記第２領域、前記第３領域、前記第４領域、前記第５領域の順に並び、
   前記複数のコンタクトは、前記第４領域に配置された第４コンタクトと、前記第５領域に配置された第５コンタクトとを含み、
   前記複数のゲート電極層は、前記第３ゲート電極層に対して前記第１側に配置された第４ゲート電極層と、前記第４ゲート電極層に対して前記第１側に配置された第５ゲート電極層とを含み、
   前記積層体は、前記第５ゲート電極層から前記第５コンタクトに向けて突出した導電性の第３突出部を含み、
   前記第４コンタクトは、前記第４ゲート電極層に接しており、
   前記第５コンタクトは、前記第３突出部に接している、
   請求項１または請求項２に記載の半導体記憶装置。
10. 複数の第１層と複数の第２層とを含み前記複数の第１層と前記複数の第２層とが第１方向に１層ずつ交互に積層された積層体を形成し、前記積層体は、第１領域、第２領域、および第３領域を含み、前記第１領域、前記第２領域、および前記第３領域は、前記第１方向とは異なる第２方向に、前記第１領域、前記第２領域、前記第３領域の順に並び、前記複数の第１層は、第１材料を含み、
    前記第３領域に穴加工を行うことで、前記積層体の前記第１方向の途中までそれぞれ延びた複数の穴を形成し、
    前記第１領域および前記第２領域に穴加工を行うとともに、前記第３領域の穴加工を再開することで、前記第２領域に形成された複数の穴が前記複数の第１層のなかでそれぞれ接続先となる層に到達せず、且つ、前記第１領域に形成された複数の穴および前記第３領域に形成された前記複数の穴が前記複数の第１層のなかでそれぞれ接続先となる層に到達した状態で、前記第１領域、前記第２領域、および前記第３領域の穴加工を停止し、
    前記第１領域に形成された前記複数の穴および前記第３領域に形成された前記複数の穴の各々の内部に前記第１材料の再成長部を形成し、
    前記第１領域、前記第２領域、および前記第３領域の穴加工を再開する、
    ことを含む半導体記憶装置の製造方法。

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