JP2517126B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2517126B2 JP2517126B2 JP1301710A JP30171089A JP2517126B2 JP 2517126 B2 JP2517126 B2 JP 2517126B2 JP 1301710 A JP1301710 A JP 1301710A JP 30171089 A JP30171089 A JP 30171089A JP 2517126 B2 JP2517126 B2 JP 2517126B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、マイクロプロセッサ等に用いられる半導体
記憶装置に関するものである。
記憶装置に関するものである。
従来の技術 通常レジスタ相対のストア命令の場合、レジスタの読
み出しとして第１ソースアドレスと第２ソースアドレス
と書き込みデータの３つのポートが必要となる。３つの
ポートをハードウエアで実現すると面積的に増大する。
そのような面積の増大を防ぐための方法としてポート数
を２つにし、同一ポートに２つのアドレスを割り当てる
ことが考えられる。これをハードウエアで実現すると、
従来は第２図に示すような構成をとっていた。第２図は
同一ポートに２つアドレスが割り当てられているレジス
タファイルについて示している。
み出しとして第１ソースアドレスと第２ソースアドレス
と書き込みデータの３つのポートが必要となる。３つの
ポートをハードウエアで実現すると面積的に増大する。
そのような面積の増大を防ぐための方法としてポート数
を２つにし、同一ポートに２つのアドレスを割り当てる
ことが考えられる。これをハードウエアで実現すると、
従来は第２図に示すような構成をとっていた。第２図は
同一ポートに２つアドレスが割り当てられているレジス
タファイルについて示している。
以下にその動作を説明する。読み出し動作では、外部
から第１の読み出しアドレス38と第２の読み出しアドレ
ス39が選択手段31に入力され、選択信号40によって選択
アドレス41が前記選択手段31から出力される。選択アド
レス41は、読み出し用デコード手段32によりデコードさ
れ、選択アドレス41に対応する読み出し用ワード線42を
駆動する。読み出し用ワード線42は、メモリアレイ内の
出力手段33を制御し、出力手段33はメモリセル34のデー
タを読み出し用ビット線43に出力する。読み出し用ビッ
ト線43のデータは、入出力バッファ37に入力され入出力
バッファ37によりメモリセル34のデータが外部に出力さ
れる。
から第１の読み出しアドレス38と第２の読み出しアドレ
ス39が選択手段31に入力され、選択信号40によって選択
アドレス41が前記選択手段31から出力される。選択アド
レス41は、読み出し用デコード手段32によりデコードさ
れ、選択アドレス41に対応する読み出し用ワード線42を
駆動する。読み出し用ワード線42は、メモリアレイ内の
出力手段33を制御し、出力手段33はメモリセル34のデー
タを読み出し用ビット線43に出力する。読み出し用ビッ
ト線43のデータは、入出力バッファ37に入力され入出力
バッファ37によりメモリセル34のデータが外部に出力さ
れる。
書き込み動作では、外部から入力される書き込みアド
レス45が書き込み用デコード手段36によりデコードさ
れ、前記書き込みアドレス45に対応する書き込み用ワー
ド線46を駆動する。外部から入力される書き込みデータ
は、入出力バッファ37に入力され、書き込み用ビット線
44に出力される。前記書き込み用ワード線46はメモリア
レイ内の入力手段35を制御し、入力手段35はメモリセル
34にデータを出力し、前記書き込みデータはメモリセル
34に書き込まれる。
レス45が書き込み用デコード手段36によりデコードさ
れ、前記書き込みアドレス45に対応する書き込み用ワー
ド線46を駆動する。外部から入力される書き込みデータ
は、入出力バッファ37に入力され、書き込み用ビット線
44に出力される。前記書き込み用ワード線46はメモリア
レイ内の入力手段35を制御し、入力手段35はメモリセル
34にデータを出力し、前記書き込みデータはメモリセル
34に書き込まれる。
発明が解決しようとする課題 しかしながら、上記のような半導体記憶装置では、ス
トア命令などの場合、レジスタファイルのアドレスとな
るべきオペランドフィールドは命令中に入っているた
め、レジスタファイルのアドレスは命令の入力と同時に
確定する。一方、選択信号は命令をデコードして生成し
ているため相対的にレジスタファイルのアドレスに対し
て遅れて確定するため、選択信号が律速信号になってお
り、読み出し動作の高速化が困難となっていた。
トア命令などの場合、レジスタファイルのアドレスとな
るべきオペランドフィールドは命令中に入っているた
め、レジスタファイルのアドレスは命令の入力と同時に
確定する。一方、選択信号は命令をデコードして生成し
ているため相対的にレジスタファイルのアドレスに対し
て遅れて確定するため、選択信号が律速信号になってお
り、読み出し動作の高速化が困難となっていた。
本発明は上記課題に鑑みてなされたもので、律速信号
である選択信号を使ってレジスタファイルのアドレスを
選択することなしに読み出し動作を行い、その結果読み
出し動作を高速化した半導体記憶装置を提供することを
目的とする。
である選択信号を使ってレジスタファイルのアドレスを
選択することなしに読み出し動作を行い、その結果読み
出し動作を高速化した半導体記憶装置を提供することを
目的とする。
課題を解決するための手段 本発明は、上記目的を達成するために、外部から入力
されるｎ個の読み出しアドレスを各々入力とするｎ個の
読み出し用デコード手段と、前記ｎ個の読み出し用デコ
ード手段に接続されているｎ本の読み出し用ワード線
と、前記ｎ本の読み出し用ワード線に各々接続され、メ
モリセルよりデータを入力しているｎ個の出力手段と、
前記ｎ個の出力手段に各々接続されているｎ本の読み出
し用ビット線と、前記メモリセルから前記ｎ本の読み出
し用ビット線に出力されるｎ個のデータと選択信号を入
力とし、入出力バッファに選択データを出力している選
択手段とを有するものである。
されるｎ個の読み出しアドレスを各々入力とするｎ個の
読み出し用デコード手段と、前記ｎ個の読み出し用デコ
ード手段に接続されているｎ本の読み出し用ワード線
と、前記ｎ本の読み出し用ワード線に各々接続され、メ
モリセルよりデータを入力しているｎ個の出力手段と、
前記ｎ個の出力手段に各々接続されているｎ本の読み出
し用ビット線と、前記メモリセルから前記ｎ本の読み出
し用ビット線に出力されるｎ個のデータと選択信号を入
力とし、入出力バッファに選択データを出力している選
択手段とを有するものである。
作用 本発明は前記構成により、同一ポートにｎ個アドレス
が割り当てられている半導体記憶装置に対し、外部から
入力されるｎ個の読み出しアドレスを各々入力とするｎ
個の読み出し用デコード手段と、前記ｎ個の読み出し用
デコード手段に接続されているｎ本の読み出し用ワード
線と、前記ｎ本の読み出し用ワード線に各々接続され、
メモリセルよりデータを入力しているｎ個の出力手段
と、前記ｎ個の出力手段に各々接続されているｎ本の読
み出し用ビット線と、前記メモリセルから前記ｎ本の読
み出し用ビット線に出力されるｎ個のデータと選択信号
を入力とし、入出力バッファに選択データを出力してい
る一つの選択手段を有することにより、律速信号である
前記選択信号を使ってレジスタファイルのアドレスを選
択することなしに読み出し動作を行い、その結果読み出
し動作を高速化することができる。
が割り当てられている半導体記憶装置に対し、外部から
入力されるｎ個の読み出しアドレスを各々入力とするｎ
個の読み出し用デコード手段と、前記ｎ個の読み出し用
デコード手段に接続されているｎ本の読み出し用ワード
線と、前記ｎ本の読み出し用ワード線に各々接続され、
メモリセルよりデータを入力しているｎ個の出力手段
と、前記ｎ個の出力手段に各々接続されているｎ本の読
み出し用ビット線と、前記メモリセルから前記ｎ本の読
み出し用ビット線に出力されるｎ個のデータと選択信号
を入力とし、入出力バッファに選択データを出力してい
る一つの選択手段を有することにより、律速信号である
前記選択信号を使ってレジスタファイルのアドレスを選
択することなしに読み出し動作を行い、その結果読み出
し動作を高速化することができる。
実施例 第１図は、本発明にかかる半導体記憶装置の一実施例
を示すブロック図である。以下、本発明を実施例を図面
を参照して詳細に説明する。
を示すブロック図である。以下、本発明を実施例を図面
を参照して詳細に説明する。
第１図において、１は第１の読み出し用デコード手段
であって、第１の読み出しアドレス11が入力され、第１
の読み出し用ワード線13を駆動する。２は第２の読み出
し用デコード手段であって、第２の読み出しアドレス12
が入力され、第２の読み出し用ワード線16を駆動する。
３は第１の出力手段であって前記第１の読み出し用ワー
ド線13が駆動されることによって読み出しデータを入力
し、接続されている第１の読み出し用ビット線15に読み
出しデータを出力する。４は第２の出力手段であって前
記第２の読み出し用ワード線14が駆動されることによっ
て読み出しデータを入力し、接続されている第２の読み
出し用ビット線16に読み出しデータを出力する。５はメ
モリセルであって書き込みデータを入力し、読み出しデ
ータを出力する。６は書き込み用デコード手段であって
書き込みアドレス17が入力され、書き込み用ワード線18
を駆動する。７は入力手段であって書き込み用ワード線
18が駆動されることによって接続されている書き込み用
ビット線19の書き込みデータを入力し、出力する。８は
選択手段であって前記第１と第２の読み出し用ビット線
15、16の読み出しデータと、選択信号20を入力し、選択
データ21を出力する。９は入出力バッファであって前記
選択データ21を入力し、書き込みデータを出力し、外部
データ22を入出力する。
であって、第１の読み出しアドレス11が入力され、第１
の読み出し用ワード線13を駆動する。２は第２の読み出
し用デコード手段であって、第２の読み出しアドレス12
が入力され、第２の読み出し用ワード線16を駆動する。
３は第１の出力手段であって前記第１の読み出し用ワー
ド線13が駆動されることによって読み出しデータを入力
し、接続されている第１の読み出し用ビット線15に読み
出しデータを出力する。４は第２の出力手段であって前
記第２の読み出し用ワード線14が駆動されることによっ
て読み出しデータを入力し、接続されている第２の読み
出し用ビット線16に読み出しデータを出力する。５はメ
モリセルであって書き込みデータを入力し、読み出しデ
ータを出力する。６は書き込み用デコード手段であって
書き込みアドレス17が入力され、書き込み用ワード線18
を駆動する。７は入力手段であって書き込み用ワード線
18が駆動されることによって接続されている書き込み用
ビット線19の書き込みデータを入力し、出力する。８は
選択手段であって前記第１と第２の読み出し用ビット線
15、16の読み出しデータと、選択信号20を入力し、選択
データ21を出力する。９は入出力バッファであって前記
選択データ21を入力し、書き込みデータを出力し、外部
データ22を入出力する。
読み出し動作では、外部から第１と第２の読み出しア
ドレス11、12が各々第１と第２の読み出し用デコード手
段１、２に入力され、第１の読み出し用ワード線13及び
第２の読み出し用ワード線14が駆動される。前記読み出
し用ワード線13及び14が駆動されることにより第１の出
力手段３及び第２の出力手段４がメモリセル５の読み出
しデータを各々第１の読み出し用ビット線15と第２の読
み出し用ビット線16に出力する。前記第１と第２の読み
出し用ビット線15、16のデータは、選択手段８に入力さ
れ選択信号20により選択され選択データ21として出力さ
れる。前記選択データ21は入出力バッファ９に入力され
前記入出力バッファ９により前記メモリセル５の読み出
しデータが外部データ22として出力される。第２図に示
してあるように、従来の読み出しアドレス38、39を入力
段で律速信号の選択信号を使って選択する構成に比べ、
本発明では、前記読み出し用ビット線15、16のデータを
律速信号の選択信号20を使って選択する構成をとってい
るため、選択信号20から外部データ22までの経路から読
み出し用デコード手段32と、出力手段33の経路を削除す
ることができ、高速な読み出し動作が可能となる。
ドレス11、12が各々第１と第２の読み出し用デコード手
段１、２に入力され、第１の読み出し用ワード線13及び
第２の読み出し用ワード線14が駆動される。前記読み出
し用ワード線13及び14が駆動されることにより第１の出
力手段３及び第２の出力手段４がメモリセル５の読み出
しデータを各々第１の読み出し用ビット線15と第２の読
み出し用ビット線16に出力する。前記第１と第２の読み
出し用ビット線15、16のデータは、選択手段８に入力さ
れ選択信号20により選択され選択データ21として出力さ
れる。前記選択データ21は入出力バッファ９に入力され
前記入出力バッファ９により前記メモリセル５の読み出
しデータが外部データ22として出力される。第２図に示
してあるように、従来の読み出しアドレス38、39を入力
段で律速信号の選択信号を使って選択する構成に比べ、
本発明では、前記読み出し用ビット線15、16のデータを
律速信号の選択信号20を使って選択する構成をとってい
るため、選択信号20から外部データ22までの経路から読
み出し用デコード手段32と、出力手段33の経路を削除す
ることができ、高速な読み出し動作が可能となる。
書き込み動作では、外部から入力される書き込みアド
レス17が書き込み用デコード手段６によりデコードさ
れ、前記書き込みアドレス17に対応する書き込み用ワー
ド線18を駆動する。外部から入力される外部データ22
は、前記入出力バッファ９に入力され、書き込み用ビッ
ト線19に出力される。前記書き込み用ワード線18は入力
手段７を制御し、前記入力手段７はメモリセル５に書き
込みデータを出力し、前記書き込みデータは前記メモリ
セル５に書き込まれる。
レス17が書き込み用デコード手段６によりデコードさ
れ、前記書き込みアドレス17に対応する書き込み用ワー
ド線18を駆動する。外部から入力される外部データ22
は、前記入出力バッファ９に入力され、書き込み用ビッ
ト線19に出力される。前記書き込み用ワード線18は入力
手段７を制御し、前記入力手段７はメモリセル５に書き
込みデータを出力し、前記書き込みデータは前記メモリ
セル５に書き込まれる。
なお、本実施例では同一ポートに２つのアドレスを割
り当てているが、２つ以上のアドレスを割り当てても同
様な効果を有することは明かである。
り当てているが、２つ以上のアドレスを割り当てても同
様な効果を有することは明かである。
発明の効果 以上述べてきたように本発明によれば、外部から入力
されるｎ個の読み出しアドレスを各々入力とするｎ個の
読み出し用デコード手段と、前記ｎ個の読み出し用デコ
ード手段に接続されているｎ本の読み出し用ワード線
と、前記ｎ本の読み出し用ワード線に各々接続され、メ
モリセルよりデータを入力してるｎ個の出力手段と、前
記ｎ個の出力手段に各々接続されているｎ本の読み出し
用ビット線と、前記メモリセルから前記ｎ本の読み出し
用ビット線に出力されるｎ個のデータと選択信号を入力
とし、入出力データを入出力している入出力バッファに
選択データを出力している一つの選択手段を有すること
により、同一ポートにｎ個アドレスが割り当てられてい
る半導体記憶装置に対し、律速信号である選択信号から
外部データまでの経路から読み出し用デコード手段と、
出力手段の経路を削除することができ、高速な読み出し
動作が可能となる。
されるｎ個の読み出しアドレスを各々入力とするｎ個の
読み出し用デコード手段と、前記ｎ個の読み出し用デコ
ード手段に接続されているｎ本の読み出し用ワード線
と、前記ｎ本の読み出し用ワード線に各々接続され、メ
モリセルよりデータを入力してるｎ個の出力手段と、前
記ｎ個の出力手段に各々接続されているｎ本の読み出し
用ビット線と、前記メモリセルから前記ｎ本の読み出し
用ビット線に出力されるｎ個のデータと選択信号を入力
とし、入出力データを入出力している入出力バッファに
選択データを出力している一つの選択手段を有すること
により、同一ポートにｎ個アドレスが割り当てられてい
る半導体記憶装置に対し、律速信号である選択信号から
外部データまでの経路から読み出し用デコード手段と、
出力手段の経路を削除することができ、高速な読み出し
動作が可能となる。
第１図は本発明にかかる半導体記憶装置の実施例を示す
ブロック図、第２図は従来例を示すブロック図である。 １……第１の読み出し用デコード手段、２……第２の読
み出し用デコード手段、３……第１の出力手段、４……
第２の出力手段、５……メモリセル、６……書き込み用
デコード手段、７……入力手段、８……選択手段、９…
…入出力バッファ。
ブロック図、第２図は従来例を示すブロック図である。 １……第１の読み出し用デコード手段、２……第２の読
み出し用デコード手段、３……第１の出力手段、４……
第２の出力手段、５……メモリセル、６……書き込み用
デコード手段、７……入力手段、８……選択手段、９…
…入出力バッファ。
Claims (1)
- 【請求項１】外部から入力されるｎ個の読み出しアドレ
スを各々入力とするｎ個の読み出し用デコード手段と、
外部から入力される書き込みアドレスを入力とする書き
込み用デコード手段と、前記ｎ個の読み出し用デコード
手段に接続されているｎ本の読み出し用ワード線と、前
記書き込み用デコード手段に接続されている書き込み用
ワード線と、前記ｎ本の読み出し用ワード線に各々接続
され、メモリセルより読み出しデータを入力しているｎ
個の出力手段と、前記書き込み用ワード線に接続され、
メモリセルに書き込みデータを出力している入力手段
と、前記ｎ個の出力手段に各々接続されているｎ本の読
み出し用ビット線と、前記入力手段に接続されている書
き込み用ビット線と、前記ｎ本の読み出し用ビット線の
ｎ個のデータと選択信号を入力とし、選択データを出力
する選択手段と、前記選択データを入力とし、前記書き
込み用ビット線に書き込みデータを出力し、外部にデー
タを入出力している入出力バッファとを有することを特
徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1301710A JP2517126B2 (ja) | 1989-11-20 | 1989-11-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1301710A JP2517126B2 (ja) | 1989-11-20 | 1989-11-20 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03161851A JPH03161851A (ja) | 1991-07-11 |
| JP2517126B2 true JP2517126B2 (ja) | 1996-07-24 |
Family
ID=17900226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1301710A Expired - Fee Related JP2517126B2 (ja) | 1989-11-20 | 1989-11-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2517126B2 (ja) |
-
1989
- 1989-11-20 JP JP1301710A patent/JP2517126B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03161851A (ja) | 1991-07-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |