JP2525201B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の構造に関する。
従来の半導体装置、特にSRAMなどの半導体記憶装置
は、そのメモリセルの面積制限により第３図のように構
造が用いられてきた。
は、そのメモリセルの面積制限により第３図のように構
造が用いられてきた。
Ｐ型Si基板上301上に形成された第１のトランジスタ
は素子分離用酸化膜302により隣接する第２のトランジ
スタと分離される。第１のトランジスタにおいて303は
ゲート酸化膜、304はゲート電極配線材料、305は低濃度
Ｎ型不純物拡散層、306は絶縁膜サイドウォール、307は
高濃度Ｎ型不純物拡散層（ソース・ドレイン）、308は
高融点金属ケイ化物である。
は素子分離用酸化膜302により隣接する第２のトランジ
スタと分離される。第１のトランジスタにおいて303は
ゲート酸化膜、304はゲート電極配線材料、305は低濃度
Ｎ型不純物拡散層、306は絶縁膜サイドウォール、307は
高濃度Ｎ型不純物拡散層（ソース・ドレイン）、308は
高融点金属ケイ化物である。
隣接する第２のトランジスタのゲート電極配線材料30
4′はＮ型不純物拡散層312を介して第１のトランジスタ
のソース又はドレイン307に接続している。
4′はＮ型不純物拡散層312を介して第１のトランジスタ
のソース又はドレイン307に接続している。
しかし前述の従来技術においては、第２のゲート電極
配線材料は不純物拡散層を介して第１のトランジスタの
ソース又はドレインに接続されておりその場合、第２の
ゲート電極配線材料と不純物拡散層の接触抵抗が大き
く、このことがトランジスタの電流駆動能力を劣化させ
るという問題があった。
配線材料は不純物拡散層を介して第１のトランジスタの
ソース又はドレインに接続されておりその場合、第２の
ゲート電極配線材料と不純物拡散層の接触抵抗が大き
く、このことがトランジスタの電流駆動能力を劣化させ
るという問題があった。
本発明は、このような問題を解決するもので、第２ト
ランジスタのゲート電極配線材料と第１トランジスタの
ソース又はドレインの接続に関与する抵抗を低減し、且
つ、製造を簡略化した半導体装置の製造方法を提供する
ものである。
ランジスタのゲート電極配線材料と第１トランジスタの
ソース又はドレインの接続に関与する抵抗を低減し、且
つ、製造を簡略化した半導体装置の製造方法を提供する
ものである。
本発明は、半導体基板上にポリシリコンを含むゲート
電極を構成要素とするMOSトランジスタを有する半導体
装置の製造方法において、前記半導体基板上にポリシリ
コン層を形成する工程、前記ポリシリコン層をパターニ
ングして第一配線層及び前記ゲート電極を形成する工
程、前記ゲート電極及び前記第一配線層に挟まれた前記
半導体基板中に前記MOSトランジスタの構成要素となる
不純物層を前記第一配線層と離間して形成する工程、前
記第一配線層、前記ゲート電極、及び前記半導体基板上
に絶縁膜を形成する工程、前記絶縁膜をエッチングして
前記第一配線層及び前記ゲート電極の端部にサイドウォ
ールを形成する工程、前記第一配線層、前記ゲート電極
及び前記サイドウォール上に高融点金属層を形成する工
程、マスクにより所望の前記サイドウォール上の前記高
融点金属層のシリコンをイオン注入する工程、前記半導
体基板を熱処理し、所定の前記第１配線層、前記ゲート
電極ないし前記半導体基板のシリコン及びイオン注入さ
れたシリコンと高融点金属層とを反応させてシリサイド
を形成する工程、未反応の前記高融点金属層を除去する
工程を有することを特徴とする。
電極を構成要素とするMOSトランジスタを有する半導体
装置の製造方法において、前記半導体基板上にポリシリ
コン層を形成する工程、前記ポリシリコン層をパターニ
ングして第一配線層及び前記ゲート電極を形成する工
程、前記ゲート電極及び前記第一配線層に挟まれた前記
半導体基板中に前記MOSトランジスタの構成要素となる
不純物層を前記第一配線層と離間して形成する工程、前
記第一配線層、前記ゲート電極、及び前記半導体基板上
に絶縁膜を形成する工程、前記絶縁膜をエッチングして
前記第一配線層及び前記ゲート電極の端部にサイドウォ
ールを形成する工程、前記第一配線層、前記ゲート電極
及び前記サイドウォール上に高融点金属層を形成する工
程、マスクにより所望の前記サイドウォール上の前記高
融点金属層のシリコンをイオン注入する工程、前記半導
体基板を熱処理し、所定の前記第１配線層、前記ゲート
電極ないし前記半導体基板のシリコン及びイオン注入さ
れたシリコンと高融点金属層とを反応させてシリサイド
を形成する工程、未反応の前記高融点金属層を除去する
工程を有することを特徴とする。
以下図面により詳細に本発明の実施例を説明する。第
１図は本発明の半導体装置の構造を表わす断面図であ
る。
１図は本発明の半導体装置の構造を表わす断面図であ
る。
Ｐ型Si基板101上に形成された第１のトランジスタは
素子分離用酸化膜102により隣接する第２のトランジス
タと分離される。第１のトランジスタにおいて103はゲ
ート酸化膜、104はゲート電極配線材料、105は低濃度Ｎ
型不純物拡散層、106は酸化膜、窒化膜等の絶縁膜サイ
ドウォール、107は高濃度Ｎ型不純物拡散層（ソース・
ドレイン）であり、104′は隣接する第２のトランジス
タのゲート電極配線材料、106′は104′の側壁に設けら
れた絶縁膜サイドウォールである。尚、本発明において
は、ゲート電極配線材料はＮ型不純物が注入された多結
晶シリコンを用いている。
素子分離用酸化膜102により隣接する第２のトランジス
タと分離される。第１のトランジスタにおいて103はゲ
ート酸化膜、104はゲート電極配線材料、105は低濃度Ｎ
型不純物拡散層、106は酸化膜、窒化膜等の絶縁膜サイ
ドウォール、107は高濃度Ｎ型不純物拡散層（ソース・
ドレイン）であり、104′は隣接する第２のトランジス
タのゲート電極配線材料、106′は104′の側壁に設けら
れた絶縁膜サイドウォールである。尚、本発明において
は、ゲート電極配線材料はＮ型不純物が注入された多結
晶シリコンを用いている。
同図において前記第２のトランジスタのゲート電極配
線材料104′と、第１のトランジスタのソース又はドレ
イン107は、前記第２のトランジスターのゲート電極配
線材料104′と第１のトランジスタのソース又はドレイ
ン107と絶縁膜サイドウォール106′上に選択的に形成さ
れた高融点金属ケイ化物（WSi2,TiSi2、CoSi2等）108に
より接続されている。
線材料104′と、第１のトランジスタのソース又はドレ
イン107は、前記第２のトランジスターのゲート電極配
線材料104′と第１のトランジスタのソース又はドレイ
ン107と絶縁膜サイドウォール106′上に選択的に形成さ
れた高融点金属ケイ化物（WSi2,TiSi2、CoSi2等）108に
より接続されている。
次に本発明の半導体装置の製造方法の一例を第２図
（ａ）〜（ｆ）により詳細に説明する。
（ａ）〜（ｆ）により詳細に説明する。
工程（１）…第２図（ａ） Ｐ型Si基板201上に、周知の技術により、素子分離用
酸化膜202、ゲート酸化膜203、ゲート電極配線材料204,
204′低濃度Ｎ型不純物拡散層205、酸化膜、窒化膜等の
絶縁膜サイドウォール206,206′を形成する。
酸化膜202、ゲート酸化膜203、ゲート電極配線材料204,
204′低濃度Ｎ型不純物拡散層205、酸化膜、窒化膜等の
絶縁膜サイドウォール206,206′を形成する。
工程（２）…第２図（ｂ） 高濃度のＮ型不純物をイオン注入し、900〜1000℃で
熱処理することにより高濃度Ｎ型不純物拡散層（ソース
・ドレイン）207を形成する。
熱処理することにより高濃度Ｎ型不純物拡散層（ソース
・ドレイン）207を形成する。
工程（３）…第２図（ｃ） Ti,W,Mo,Co等の高融点金属209をスパッタ法にて、200
〜1000Å形成する。
〜1000Å形成する。
工程（４）…第２図（ｄ） レジストパターン210を用い、前記高融点金属209の１
部（前記第２のトランジスタのゲート電極配線材料20
4′の側壁にある絶縁膜サイドウォール206′の上部）に
Siイオン211を10〜20kevでイオン注入する。
部（前記第２のトランジスタのゲート電極配線材料20
4′の側壁にある絶縁膜サイドウォール206′の上部）に
Siイオン211を10〜20kevでイオン注入する。
工程（５）…第２図（ｅ） ハロゲンランプで650℃〜750℃の熱処理をすることに
より、前記第１のトランジスタのゲート電極配線材料20
4′の上部、前記ソース・ドレイン207の上部の前記高融
点金属209は高融点金属ケイ化物208を形成する。また同
時に前記絶縁膜サイドウォール206′上の高融点金属は
工程（４）によりSiを含むため、やはり高融点金属ケイ
化物を形成する。また第１のトランジスタの絶縁膜サイ
ドウォール206あるいは素子分離用酸化膜上の高融点金
属は未反応のままであり、高融点金属ケイ化物を形成し
ない。
より、前記第１のトランジスタのゲート電極配線材料20
4′の上部、前記ソース・ドレイン207の上部の前記高融
点金属209は高融点金属ケイ化物208を形成する。また同
時に前記絶縁膜サイドウォール206′上の高融点金属は
工程（４）によりSiを含むため、やはり高融点金属ケイ
化物を形成する。また第１のトランジスタの絶縁膜サイ
ドウォール206あるいは素子分離用酸化膜上の高融点金
属は未反応のままであり、高融点金属ケイ化物を形成し
ない。
工程（６）…第２図（ｆ） 水・過酸化水素・アンモニアの混合液等の選択エッチ
液を用いて未反応金属を除去し、800〜900℃ハロゲンラ
ンプで短時間熱処理する。
液を用いて未反応金属を除去し、800〜900℃ハロゲンラ
ンプで短時間熱処理する。
これにより、前記第２のトランジスタのゲート電極配
線材料204′と前記第１のトランジスタのソース又はド
レインは、そのおのおのの上部及び絶縁膜サイドウォー
ル206′上に選択的に形成された高融点金属ケイ化物に
より接続される。また第１のトランジスタにおいては前
記ゲート電極配線材料204′とソース・ドレイン207上の
高融点金属ケイ化物は絶縁膜サイドウォール206により
分離される。
線材料204′と前記第１のトランジスタのソース又はド
レインは、そのおのおのの上部及び絶縁膜サイドウォー
ル206′上に選択的に形成された高融点金属ケイ化物に
より接続される。また第１のトランジスタにおいては前
記ゲート電極配線材料204′とソース・ドレイン207上の
高融点金属ケイ化物は絶縁膜サイドウォール206により
分離される。
以上の述べたように発明によれば第１のトランジスタ
のソース又はドレインは金属ケイ化物により隣接する第
２のトランジスタのゲート電極配線材料に接続されるた
め、接続に関与する抵抗は従来に比較すると無視できる
ほど小さい。そして、簡略化された方法で、トランジス
タの電流駆動能力の劣化がない半導体装置の製造方法を
提供することができます。
のソース又はドレインは金属ケイ化物により隣接する第
２のトランジスタのゲート電極配線材料に接続されるた
め、接続に関与する抵抗は従来に比較すると無視できる
ほど小さい。そして、簡略化された方法で、トランジス
タの電流駆動能力の劣化がない半導体装置の製造方法を
提供することができます。
第１図は本発明の半導体装置の構造を表わす断面図、第
２図（ａ）〜（ｆ）は本発明の半導体装置の製造工程の
一例を表わす断面図、第３図は従来の半導体装置の構造
を表わす断面図。 101,201,301……Ｐ型Si基板 102,202,302……素子分離用酸化膜 103,203,303……ゲート酸化膜 104,204,304……（第１のトランジスタの）ゲート電極
配線材料 104′,204′,304′……（第２のトランジスタの）ゲー
ト電極配線材料 105,205,305……低濃度Ｎ型不純物拡散層 106,106′,206,206′,306,306′……絶縁膜サイドウォ
ール 107,207,307……ソース・ドレイン 108,208,308……高融点金属ケイ化物 209……高融点金属 210……レジストパターン 211……Siイオン 312……Ｎ型不純物拡散層
２図（ａ）〜（ｆ）は本発明の半導体装置の製造工程の
一例を表わす断面図、第３図は従来の半導体装置の構造
を表わす断面図。 101,201,301……Ｐ型Si基板 102,202,302……素子分離用酸化膜 103,203,303……ゲート酸化膜 104,204,304……（第１のトランジスタの）ゲート電極
配線材料 104′,204′,304′……（第２のトランジスタの）ゲー
ト電極配線材料 105,205,305……低濃度Ｎ型不純物拡散層 106,106′,206,206′,306,306′……絶縁膜サイドウォ
ール 107,207,307……ソース・ドレイン 108,208,308……高融点金属ケイ化物 209……高融点金属 210……レジストパターン 211……Siイオン 312……Ｎ型不純物拡散層
Claims (1)
- 【請求項１】半導体基板上にポリシリコンを含むゲート
電極を構成要素とするMOSトランジスタを有する半導体
装置の製造方法において、前記半導体基板上にポリシリ
コン層を形成する工程、前記ポリシリコン層をパターニ
ングして第一配線層及び前記ゲート電極を形成する工
程、前記ゲート電極及び前記第一配線層に挟まれた前記
半導体基板中に前記MOSトランジスタの構成要素となる
不純物層を前記第一配線層と離間して形成する工程、前
記第一配線層、前記ゲート電極、及び前記半導体基板上
に絶縁膜を形成する工程、前記絶縁膜をエッチングして
前記第一配線層及び前記ゲート電極の端部にサイドウォ
ールを形成する工程、前記第一配線層、前記ゲート電極
及び前記サイドウォール上に高融点金属層を形成する工
程、マスクにより所望の前記サイドウォール上の前記高
融点金属層にシリコンをイオン注入する工程、前記半導
体基板を熱処理し、所定の前記第１配線層、前記ゲート
電極ないし前記半導体基板のシリコン及びイオン注入さ
れたシリコンと高融点金属層とを反応させてシリサイド
を形成する工程、未反応の前記高融点金属層を除去する
工程を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62191906A JP2525201B2 (ja) | 1987-07-31 | 1987-07-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62191906A JP2525201B2 (ja) | 1987-07-31 | 1987-07-31 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6436052A JPS6436052A (en) | 1989-02-07 |
| JP2525201B2 true JP2525201B2 (ja) | 1996-08-14 |
Family
ID=16282415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62191906A Expired - Lifetime JP2525201B2 (ja) | 1987-07-31 | 1987-07-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2525201B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5266156A (en) * | 1992-06-25 | 1993-11-30 | Digital Equipment Corporation | Methods of forming a local interconnect and a high resistor polysilicon load by reacting cobalt with polysilicon |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960010335B1 (en) * | 1986-10-24 | 1996-07-30 | Hewlett Packard Co | Interconnection structures for integrated circuit devices and the method therefor |
| JPS63219124A (ja) * | 1987-03-09 | 1988-09-12 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
-
1987
- 1987-07-31 JP JP62191906A patent/JP2525201B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6436052A (en) | 1989-02-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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