JP2530673B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】 〔概要〕 本発明は半導体装置の製造方法に係り、特にシリコン
基板上に成長したSiCの側壁をコンタクトに用いたSICOS
型トランジスターに関し、 本発明は寄生容量の小さなSICOS型トランジスターを
単純なしかも短かな工程で得ることができる半導体装置
の製造方法を提供することを目的とし、 下記（イ）〜（ル） （イ）シリコン基板（１）上に炭化シリコンをエピタキ
シャル成長させて炭化シリコン膜（２）を形成する工
程、 （ロ）該炭化シリコン膜（２）上に多結晶シリコン膜
（３）を形成する工程、 （ハ）該多結晶シリコン膜（３）上に非酸化性絶縁膜
（４）を形成する工程、 （ニ）該絶縁膜（４）、該多結晶シリコン膜（３）及び
該炭化シリコン膜（２）をドライエッチングによりパタ
ーニングして少なくとも該絶縁膜、多結晶シリコン膜及
び炭化シリコン膜を含む凸部を該シリコン基板（１）上
に形成する工程、 （ホ）該多結晶シリコン側壁面及びシリコン基板表面を
酸化してそれぞれ側壁酸化膜（７）及びフィールド酸化
膜（５）を形成する工程、 （ヘ）前記側壁酸化膜（７）及びフィールド酸化膜
（５）形成時に形成された炭化シリコン膜側壁酸化膜
（６）を除去する工程、 （ト）全面に導電材料を被覆して導電膜（８）を形成す
る工程、 （チ）異方性エッチングを行ない該凸部の側壁に前記導
電膜（８）を残存させる工程、 （リ）全表面を酸化して前記導電膜（８）の表面に絶縁
膜（９）を形成する工程、 （ヌ）コレクター電極及びベース電極の窓開けを行なう
工程、 （ル）前記非酸化性絶縁膜（４）を除去してエミッター
窓開けを行なう工程、 を含むことを構成とする。
基板上に成長したSiCの側壁をコンタクトに用いたSICOS
型トランジスターに関し、 本発明は寄生容量の小さなSICOS型トランジスターを
単純なしかも短かな工程で得ることができる半導体装置
の製造方法を提供することを目的とし、 下記（イ）〜（ル） （イ）シリコン基板（１）上に炭化シリコンをエピタキ
シャル成長させて炭化シリコン膜（２）を形成する工
程、 （ロ）該炭化シリコン膜（２）上に多結晶シリコン膜
（３）を形成する工程、 （ハ）該多結晶シリコン膜（３）上に非酸化性絶縁膜
（４）を形成する工程、 （ニ）該絶縁膜（４）、該多結晶シリコン膜（３）及び
該炭化シリコン膜（２）をドライエッチングによりパタ
ーニングして少なくとも該絶縁膜、多結晶シリコン膜及
び炭化シリコン膜を含む凸部を該シリコン基板（１）上
に形成する工程、 （ホ）該多結晶シリコン側壁面及びシリコン基板表面を
酸化してそれぞれ側壁酸化膜（７）及びフィールド酸化
膜（５）を形成する工程、 （ヘ）前記側壁酸化膜（７）及びフィールド酸化膜
（５）形成時に形成された炭化シリコン膜側壁酸化膜
（６）を除去する工程、 （ト）全面に導電材料を被覆して導電膜（８）を形成す
る工程、 （チ）異方性エッチングを行ない該凸部の側壁に前記導
電膜（８）を残存させる工程、 （リ）全表面を酸化して前記導電膜（８）の表面に絶縁
膜（９）を形成する工程、 （ヌ）コレクター電極及びベース電極の窓開けを行なう
工程、 （ル）前記非酸化性絶縁膜（４）を除去してエミッター
窓開けを行なう工程、 を含むことを構成とする。
本発明は半導体装置の製造方法に係り、特にシリコン
基板上に成長したSiCの側壁をコンタクトに用いたSICOS
型トランジスターに関する。
基板上に成長したSiCの側壁をコンタクトに用いたSICOS
型トランジスターに関する。
MOSトランジスターにせよ、バイポーラトランジスタ
ーにせよ高速動作を行なうには動作領域を小さくすると
共に動作に不必要な領域を減少させることが要望されて
いる。
ーにせよ高速動作を行なうには動作領域を小さくすると
共に動作に不必要な領域を減少させることが要望されて
いる。
従来第８図に示されているプレーナー型バイポーラト
ランジスターではシリコン基板１内に下からn+,n,p及び
n+領域が形成されており下のn+領域はコレクター領域で
コレクター電極９（Ｃ）が設けられ、ｐ領域はベース領
域でベース電極、（Ｂ）が設けられ、更に上のn+領域は
エミッター領域でエミッター電極、（Ｅ）が設けられて
いる。図で破線の内側は動作領域となり破線の外側は動
作に不必要な領域となっている。このようにプレーナー
型バイポーラトランジスターではベース電極窓を基板上
の例えばSiO2膜２にエミッター電極窓以外に別個形成す
る必要があり、しかも動作に不必要な領域の面積が動作
領域の面積の約10倍近くにもなりその分寄生容量も大き
かった。
ランジスターではシリコン基板１内に下からn+,n,p及び
n+領域が形成されており下のn+領域はコレクター領域で
コレクター電極９（Ｃ）が設けられ、ｐ領域はベース領
域でベース電極、（Ｂ）が設けられ、更に上のn+領域は
エミッター領域でエミッター電極、（Ｅ）が設けられて
いる。図で破線の内側は動作領域となり破線の外側は動
作に不必要な領域となっている。このようにプレーナー
型バイポーラトランジスターではベース電極窓を基板上
の例えばSiO2膜２にエミッター電極窓以外に別個形成す
る必要があり、しかも動作に不必要な領域の面積が動作
領域の面積の約10倍近くにもなりその分寄生容量も大き
かった。
また第９図に示す従来例の他の１つとしてのSICOS型
トランジスターではｐ領域のベース領域を上のn+領域の
エミッター領域とを同じマスク（レジスト）を用い、自
己整合（Self−Align）で形成する技術がある。このよ
うな技術で得られた構造のトランジスターはSICOS（Sid
ewall base Contact Structure）として知られている。
トランジスターではｐ領域のベース領域を上のn+領域の
エミッター領域とを同じマスク（レジスト）を用い、自
己整合（Self−Align）で形成する技術がある。このよ
うな技術で得られた構造のトランジスターはSICOS（Sid
ewall base Contact Structure）として知られている。
以下第10A図から第10E図を用いて上記SICOS型トラン
ジスターの製造方法を説明する。
ジスターの製造方法を説明する。
まずシリコン基板内に埋め込み層を形成した後、SiO2
膜、Si3N4膜、SiO2膜を連続に形成し、不活性領域とな
る部分をエッチングする（第10図Ａ）。
膜、Si3N4膜、SiO2膜を連続に形成し、不活性領域とな
る部分をエッチングする（第10図Ａ）。
次に全表面を熱酸化し、Si3N4膜を堆積した後、RIEで
平坦部のSi3N4膜を除去する（第10B図）。
平坦部のSi3N4膜を除去する（第10B図）。
次にこのSi3N4膜をマスクとして選択酸化し厚い酸化
膜を形成する。側面のSi3N4膜とSiO2膜を除去した後、
ノンドープ多結晶Siを堆積する。その後２種類のフォト
レジストで溝を埋める（第10C図）。
膜を形成する。側面のSi3N4膜とSiO2膜を除去した後、
ノンドープ多結晶Siを堆積する。その後２種類のフォト
レジストで溝を埋める（第10C図）。
エッチング速度の等しいRIEで凸部の多結晶Siを平坦
化する（第10D図）。
化する（第10D図）。
次に表面の酸化膜、Si3N4膜を除去する、イオン注入
によってPolySi部分にＰ型不純物を、コレクター引き出
し部にＮ型不純物を導入する。内部ベース形成後全面
に、CVDSiO2を成長し窓開けし、エミッター部分にＮ型
拡散層を形成し、メタル蒸着によりベース／エミッター
／コレクターの形成をおこなう（第10E図）。
によってPolySi部分にＰ型不純物を、コレクター引き出
し部にＮ型不純物を導入する。内部ベース形成後全面
に、CVDSiO2を成長し窓開けし、エミッター部分にＮ型
拡散層を形成し、メタル蒸着によりベース／エミッター
／コレクターの形成をおこなう（第10E図）。
このように従来のSICOS型トランジスターの製造方法
は非常に複雑で工程も長くなる問題を有していた。
は非常に複雑で工程も長くなる問題を有していた。
そこで本発明は寄生容量の小さなSICOS型トランジス
ターを単純なしかも短かな工程で得ることができる半導
体装置の製造方法を提供することを目的とする。
ターを単純なしかも短かな工程で得ることができる半導
体装置の製造方法を提供することを目的とする。
上記問題点は本発明によれば 下記（イ）〜（ル） （イ）シリコン基板上に炭化シリコンをエピタキシャル
成長させて炭化シリコン膜を形成する工程、 （ロ）該炭化シリコン膜上に多結晶シリコン膜を形成す
る工程、 （ハ）該多結晶シリコン膜上に非酸化性絶縁膜を形成す
る工程、 （ニ）該絶縁膜、該多結晶シリコン膜及び該炭化シリコ
ン膜をドライエッチングによりパターニングして少なく
とも該絶縁膜、多結晶シリコン膜及び炭化シリコン膜を
含む凸部を該シリコン基板上に形成する工程、 （ホ）該多結晶シリコン側壁面及びシリコン基板表面を
酸化してそれぞれ側壁酸化膜及びフィールド酸化膜を形
成する工程、 （ヘ）前記側壁酸化膜及びフィールド酸化膜形成時に形
成された炭化シリコン膜側壁酸化膜を除去する工程、 （ト）全面に導電材料を被覆して導電膜を形成する工
程、 （チ）異方性エッチングを行ない該凸部の側壁に前記導
電膜を残存させる工程、 （リ）全表面を酸化して前記導電膜の表面に絶縁膜を形
成する工程、 （ヌ）コレクター電極及びベース電極の窓開けを行なう
工程、 （ル）前記非酸化性絶縁膜を除去してエミッター窓開け
を行なう工程、 を含むことを特徴とする半導体装置の製造方法によって
解決される。
成長させて炭化シリコン膜を形成する工程、 （ロ）該炭化シリコン膜上に多結晶シリコン膜を形成す
る工程、 （ハ）該多結晶シリコン膜上に非酸化性絶縁膜を形成す
る工程、 （ニ）該絶縁膜、該多結晶シリコン膜及び該炭化シリコ
ン膜をドライエッチングによりパターニングして少なく
とも該絶縁膜、多結晶シリコン膜及び炭化シリコン膜を
含む凸部を該シリコン基板上に形成する工程、 （ホ）該多結晶シリコン側壁面及びシリコン基板表面を
酸化してそれぞれ側壁酸化膜及びフィールド酸化膜を形
成する工程、 （ヘ）前記側壁酸化膜及びフィールド酸化膜形成時に形
成された炭化シリコン膜側壁酸化膜を除去する工程、 （ト）全面に導電材料を被覆して導電膜を形成する工
程、 （チ）異方性エッチングを行ない該凸部の側壁に前記導
電膜を残存させる工程、 （リ）全表面を酸化して前記導電膜の表面に絶縁膜を形
成する工程、 （ヌ）コレクター電極及びベース電極の窓開けを行なう
工程、 （ル）前記非酸化性絶縁膜を除去してエミッター窓開け
を行なう工程、 を含むことを特徴とする半導体装置の製造方法によって
解決される。
更に上記問題点は本発明によれば 下記（イ）〜（チ） （イ）シリコン基板上に炭化シリコンをエピタキシャル
成長させて炭化シリコン膜を形成する工程、 （ロ）炭化シリコン膜をドライエッチングによりパター
ニングして少なくとも炭化シリコン膜を含む凸部を該シ
リコン基板上に形成する工程、 （ハ）全露出面を酸化してフィールド酸化膜を形成する
工程、 （ニ）全面に導電材料を、被覆して導電膜を形成する工
程、 （ホ）異方性エッチングを行ない該凸部の側壁に前記導
電膜を残存させる工程、 （ヘ）全表面を酸化して前記導電膜の表面に絶縁膜を形
成する工程、 （ト）SiC表面上の酸化膜をコントロールエッチングに
より除去してエミッター窓開きをおこなう工程、 （チ）コレクター電極及びベース電極の窓開けを行なう
工程、 を含むことを特徴とする半導体装置の製造方法によって
解決される。
成長させて炭化シリコン膜を形成する工程、 （ロ）炭化シリコン膜をドライエッチングによりパター
ニングして少なくとも炭化シリコン膜を含む凸部を該シ
リコン基板上に形成する工程、 （ハ）全露出面を酸化してフィールド酸化膜を形成する
工程、 （ニ）全面に導電材料を、被覆して導電膜を形成する工
程、 （ホ）異方性エッチングを行ない該凸部の側壁に前記導
電膜を残存させる工程、 （ヘ）全表面を酸化して前記導電膜の表面に絶縁膜を形
成する工程、 （ト）SiC表面上の酸化膜をコントロールエッチングに
より除去してエミッター窓開きをおこなう工程、 （チ）コレクター電極及びベース電極の窓開けを行なう
工程、 を含むことを特徴とする半導体装置の製造方法によって
解決される。
すなわち本発明によればシリコン基板上にベース電極
窓となるSiC膜を形成することによりセルフアライン可
能なSICOS型トランジスターが形成される。
窓となるSiC膜を形成することによりセルフアライン可
能なSICOS型トランジスターが形成される。
またSiCはバンドギャップが大きい、電子飽和は速度
が大きいブレークダウン電界が大きい等の物理的性質を
有しておりこれを用いてトランジスターを形成すること
により高電圧で動作高温、γ線といった、悪環境下でも
動作する耐環境素子の形成が可能であるというメリット
も有する。
が大きいブレークダウン電界が大きい等の物理的性質を
有しておりこれを用いてトランジスターを形成すること
により高電圧で動作高温、γ線といった、悪環境下でも
動作する耐環境素子の形成が可能であるというメリット
も有する。
以下本発明の実施例を図面に基づいて説明する。
第1A図から第1G図は本発明の一実施例を説明するため
の工程断面であり、第２図及び第３図はそれぞれ、第1D
図及び第1F図に対応する平面図を示す。
の工程断面であり、第２図及び第３図はそれぞれ、第1D
図及び第1F図に対応する平面図を示す。
まず第1A図に示すように、シリコン基板１内にＰ層、
N+層及びN-を形成し、該シリコン基板１上にCVD法によ
り約2000Åの厚さに炭化シリコン（SiC）を堆積してSiC
膜２を形成し、更にその上にCVD法により約3000Åの厚
さに多結晶シリコン（PolySi）を堆積してPolySi膜３を
形成し、該PolySi膜３上にCVD法により約1500Åの厚さ
に窒化シリコン（SiN3N4）を堆積してSi3N4膜４を形成
した。こゝで上記SiC膜２の形成条件は下記の通りであ
る。
N+層及びN-を形成し、該シリコン基板１上にCVD法によ
り約2000Åの厚さに炭化シリコン（SiC）を堆積してSiC
膜２を形成し、更にその上にCVD法により約3000Åの厚
さに多結晶シリコン（PolySi）を堆積してPolySi膜３を
形成し、該PolySi膜３上にCVD法により約1500Åの厚さ
に窒化シリコン（SiN3N4）を堆積してSi3N4膜４を形成
した。こゝで上記SiC膜２の形成条件は下記の通りであ
る。
Siソース・ガス：トリクロロシラン（SiHCl3） Ｃソース・ガス：プロパン（C3H8） ドーパント・ガス・ジボラン（B2H6） キャリア・ガス・水素（H2） 反応室内圧力：（200pa） 成長温度：（1000℃） 成長時間：（40分） 膜厚：（約2000Å） ここで、ｐ型SiC膜の成長過程を具体的に例示すると
次の通りである。
次の通りである。
（ａ）反応室を誘導加熱して昇温開始 （ｂ）反応室の昇温開始後10〔分〕でSiHCl及びC3H8及
びB2H6及びH2を導入 （ｃ）温度1000〔℃〕での成長を20〔分〕継続 （ｄ）高周波発振器を停止して反応室を降温開始 （ｅ）10〔分〕で室温まで急冷 次に第1B図に示すように、Si3N4膜４、PolySi膜３、S
iC膜２及びシリコン基板１（3000Å）を選択的にRIE
（反応性イオンエッチング）し、Si3N4膜4PolySi膜３、
SiC膜２の３層を含んだ凸部をシリコン基板１上に形成
する。このRIE工程においてシリコン基板のエッチング
は、次工程の酸化工程（フィールド酸化膜形成工程）の
際にシリコン基板の体積が増大しSiC膜側壁を酸化膜で
被覆することを防止するために行なうものである。
びB2H6及びH2を導入 （ｃ）温度1000〔℃〕での成長を20〔分〕継続 （ｄ）高周波発振器を停止して反応室を降温開始 （ｅ）10〔分〕で室温まで急冷 次に第1B図に示すように、Si3N4膜４、PolySi膜３、S
iC膜２及びシリコン基板１（3000Å）を選択的にRIE
（反応性イオンエッチング）し、Si3N4膜4PolySi膜３、
SiC膜２の３層を含んだ凸部をシリコン基板１上に形成
する。このRIE工程においてシリコン基板のエッチング
は、次工程の酸化工程（フィールド酸化膜形成工程）の
際にシリコン基板の体積が増大しSiC膜側壁を酸化膜で
被覆することを防止するために行なうものである。
次に第1C図に示すように、シリコン基板１の全面を90
0℃で熱酸化しフィールド酸化膜５（約6000Å）を形成
する。この酸化工程時にSiC膜２の側壁は約600Åの厚さ
で酸化されて（SiO2の約1/10の厚さに酸化）SiC側壁酸
化膜６が形成され同時にPolySi側壁も酸化されPolySi側
壁酸化膜７が形成される。
0℃で熱酸化しフィールド酸化膜５（約6000Å）を形成
する。この酸化工程時にSiC膜２の側壁は約600Åの厚さ
で酸化されて（SiO2の約1/10の厚さに酸化）SiC側壁酸
化膜６が形成され同時にPolySi側壁も酸化されPolySi側
壁酸化膜７が形成される。
その後、100:15HFを用いてコントロールウェットエッ
チングを行ない特に600Å厚さのSiC側壁酸化膜を除去し
SiC膜２を露出させるこのSiC側壁はベース電極窓として
使用される。なおこの工程ではフィールド酸化膜、絶縁
膜３も同様にエッチングされわずかではあるが膜減りす
る。
チングを行ない特に600Å厚さのSiC側壁酸化膜を除去し
SiC膜２を露出させるこのSiC側壁はベース電極窓として
使用される。なおこの工程ではフィールド酸化膜、絶縁
膜３も同様にエッチングされわずかではあるが膜減りす
る。
次に第1D図に示すように、CVD法により再度全表面に
ドープトPolySiを約7000Åの厚さに堆積した後、RIEに
よる異方性エッチングにより側壁にPolySi側壁膜８を形
成する。このエッチングの際に第２図に示すようにSiC/
PolySi/CVDSi3N4で形成された凸領域の一部とレジスト
パターニング領域の一部を重ねた状態で行なう。この時
全表面はPolySiとなる。後にこのエッチングにより側壁
に残ったPolySi側壁膜とレジストにより残ったPolySiが
接続され、電極はレジストによって残ったPolySiの部分
に形成される。
ドープトPolySiを約7000Åの厚さに堆積した後、RIEに
よる異方性エッチングにより側壁にPolySi側壁膜８を形
成する。このエッチングの際に第２図に示すようにSiC/
PolySi/CVDSi3N4で形成された凸領域の一部とレジスト
パターニング領域の一部を重ねた状態で行なう。この時
全表面はPolySiとなる。後にこのエッチングにより側壁
に残ったPolySi側壁膜とレジストにより残ったPolySiが
接続され、電極はレジストによって残ったPolySiの部分
に形成される。
次に第1E図に示すように全面酸化（約900℃による熱
酸化）によりPolySi側壁膜８の表面を酸化して約3000Å
の厚さの絶縁膜９を形成する。
酸化）によりPolySi側壁膜８の表面を酸化して約3000Å
の厚さの絶縁膜９を形成する。
次にレジストパターニングしてコレクター電極とベー
ス電極の窓開きを行なう。このレジストパターンを第３
図に示す。コレクター電極とベース電極の窓開け後、リ
ン酸ボイルによってCVDSi3N4膜４を除去してエミッター
窓を形成する。
ス電極の窓開きを行なう。このレジストパターンを第３
図に示す。コレクター電極とベース電極の窓開け後、リ
ン酸ボイルによってCVDSi3N4膜４を除去してエミッター
窓を形成する。
次に第1G図に示すようにCVD法によりPolySiを全面に
堆積してAlからなる導電膜を形成し、パターニングし
て、ベース電極（Ｂ）、エミッター電極（Ｅ）及びコレ
クタ電極（Ｃ）をセルフアライン（自己整合）で形成し
た。当然のことながら、イオン注入によりPolySi3およ
びSiC2中にＰあるいはAsをイオン注入しEmitter拡散層
の形成をおこなう。
堆積してAlからなる導電膜を形成し、パターニングし
て、ベース電極（Ｂ）、エミッター電極（Ｅ）及びコレ
クタ電極（Ｃ）をセルフアライン（自己整合）で形成し
た。当然のことながら、イオン注入によりPolySi3およ
びSiC2中にＰあるいはAsをイオン注入しEmitter拡散層
の形成をおこなう。
第4A,B図は本発明の工程を利用して形成されたSIT（S
tatic Induction Transistor）型トランジスターまたは
タテ型FETを示す第５図のＡ−Ａ断面図であり、第５図
はその平面図である。
tatic Induction Transistor）型トランジスターまたは
タテ型FETを示す第５図のＡ−Ａ断面図であり、第５図
はその平面図である。
第4A,4B図のシリコン基板ではｐ層及びN+が形成され
ておりSiCはN-型となっている。第4A図において、先に
形成したベース窓よりＰ型不純物拡散をおこない、Ｐ型
拡散領域を形成しSITのゲート領域を形成する。また、
第4B図においてゲート電極に近接したSiC側壁酸化膜６
はゲート絶縁膜として存在する。
ておりSiCはN-型となっている。第4A図において、先に
形成したベース窓よりＰ型不純物拡散をおこない、Ｐ型
拡散領域を形成しSITのゲート領域を形成する。また、
第4B図においてゲート電極に近接したSiC側壁酸化膜６
はゲート絶縁膜として存在する。
次に第２の実施例として第6A図から第6G図を用いて説
明する。
明する。
第１の実施例との相異はSiC膜上部にPolySiを形成し
ない点である。
ない点である。
まず第6A図に示すように、ｐ層、N+層及びN-層を形成
したシリコン基板上にCVD法により約2000Åの厚さにSiC
を堆積してSiC膜２を形成し、その上にCVD法により約50
00Åの厚さにSi3N4膜４を形成した。
したシリコン基板上にCVD法により約2000Åの厚さにSiC
を堆積してSiC膜２を形成し、その上にCVD法により約50
00Åの厚さにSi3N4膜４を形成した。
尚、このSi3N4膜は次に説明する側壁PolySiを安定し
て形成するためあるいはSiC表面をなるべく酸化させな
いためにあった方が良いがSiCのみでも側壁PolySiを残
すことは可能でありまたSiCはSiの1/10程度と酸化され
にくいためSiC自体で代用し省略することも可能であ
る。
て形成するためあるいはSiC表面をなるべく酸化させな
いためにあった方が良いがSiCのみでも側壁PolySiを残
すことは可能でありまたSiCはSiの1/10程度と酸化され
にくいためSiC自体で代用し省略することも可能であ
る。
以下、第１の実施例と同様にしてSi3N4膜４とSiC膜２
を含む凸部を形成（第6B図）し、その後フィールド酸化
膜５を形成し、更にフィールド酸化膜形成時に形成され
たSiC膜側壁酸化膜（図示せず）を除去する（第6C
図）。Si3N4膜を省略した場合はSiCの全表面の酸化膜を
除去する。
を含む凸部を形成（第6B図）し、その後フィールド酸化
膜５を形成し、更にフィールド酸化膜形成時に形成され
たSiC膜側壁酸化膜（図示せず）を除去する（第6C
図）。Si3N4膜を省略した場合はSiCの全表面の酸化膜を
除去する。
次に第6D図に示すようにPolySiを約7000Åの厚さに堆
積した後RIEによる異方性エッチングを行ないPolySi側
壁膜８を形成した後リン酸ボイルによりSi3N4膜４を除
去する（第6E図）。その後熱酸化によりPolySi側壁膜８
の表面約3000Åを酸化しSiO2膜13を形成する（第6F
図）。この熱酸化工程でSiC膜２表面も酸化されるが10
0:15HFを用いたコントロールエッチングによりSiC膜２
表面酸化膜が除去される。
積した後RIEによる異方性エッチングを行ないPolySi側
壁膜８を形成した後リン酸ボイルによりSi3N4膜４を除
去する（第6E図）。その後熱酸化によりPolySi側壁膜８
の表面約3000Åを酸化しSiO2膜13を形成する（第6F
図）。この熱酸化工程でSiC膜２表面も酸化されるが10
0:15HFを用いたコントロールエッチングによりSiC膜２
表面酸化膜が除去される。
次にレジスト塗布後パターニングしてSiO2をエッチン
グしベース電極及びコレクター電極の窓開けを行なう。
グしベース電極及びコレクター電極の窓開けを行なう。
最後に第6G図のようにAlを蒸着し、パターニングして
Alからなるベース電極（Ｂ）、エミッター電極及びコレ
クター電極（Ｃ）を全てセルフアラインで形成した。
Alからなるベース電極（Ｂ）、エミッター電極及びコレ
クター電極（Ｃ）を全てセルフアラインで形成した。
第7A,7B図は第２の実施例を用いて（SiC側壁酸化膜を
除去しないで）形成したSIT型トランジスター又はタテ
型FETである。第6G図におけるエミッターがソースベー
スがゲート及びコレクターがドレインの各電極となる。
なお第7A,B図のトランジスターにはシリコン基板１内に
N-層は形成されていない。
除去しないで）形成したSIT型トランジスター又はタテ
型FETである。第6G図におけるエミッターがソースベー
スがゲート及びコレクターがドレインの各電極となる。
なお第7A,B図のトランジスターにはシリコン基板１内に
N-層は形成されていない。
以上説明したように本発明によれば トランジスターの主要部分（コレクター、ベース、エ
ミッター、ベース引き出し電極）がすべて１枚のマスク
によりセルフアラインにて形成される。またベース電極
の引き出しをSiCの側壁からおこなうためベース面積を
極限まで小さくすることが可能、この結果寄生容量の低
減が図れ高速化が達成できる。更にMOSあるいはSIT型デ
バイスの形成にあってはゲート幅をSiCの厚さにより規
定することができるためゲート面積をきわめて小さくで
き寄生容量の低減が図れ高速化が達成できる。更に又、
MOSあるいはSIT型デバイスの形成にあってはSiCの厚さ
を電子のMeanfreepass以下にすることによってバリステ
ィックデバイス（トンネル制御デバイス）の形成が可
能、BiPの形成にあってはSiCのエピ・ベーストランジス
ターの構造となるためShallow Baseの形成が可能高速化
可能、MOSデバイスの形成にあっては左・右に２つのゲ
ートを有し又MOSTrの構造となるため短チャンネル効果
を防止することができる等の効果を有する。
ミッター、ベース引き出し電極）がすべて１枚のマスク
によりセルフアラインにて形成される。またベース電極
の引き出しをSiCの側壁からおこなうためベース面積を
極限まで小さくすることが可能、この結果寄生容量の低
減が図れ高速化が達成できる。更にMOSあるいはSIT型デ
バイスの形成にあってはゲート幅をSiCの厚さにより規
定することができるためゲート面積をきわめて小さくで
き寄生容量の低減が図れ高速化が達成できる。更に又、
MOSあるいはSIT型デバイスの形成にあってはSiCの厚さ
を電子のMeanfreepass以下にすることによってバリステ
ィックデバイス（トンネル制御デバイス）の形成が可
能、BiPの形成にあってはSiCのエピ・ベーストランジス
ターの構造となるためShallow Baseの形成が可能高速化
可能、MOSデバイスの形成にあっては左・右に２つのゲ
ートを有し又MOSTrの構造となるため短チャンネル効果
を防止することができる等の効果を有する。
第1A図から第1G図は本発明の一実施例を説明するための
工程断面図であり、 第２図及び第３図はそれぞれ、第1D図及び第1F図に対応
する平面図であり、 第4A,B図は本発明の工程を利用して形成されたSIT（Sta
tic Induction Transistor）型トランジスターあるいは
タテ型FETを示す第５図のＡ−Ａ断面図であり、第５図
はその平面図である。 第6A図から第6G図は本発明の第２の実施例を説明するた
めの工程断面図であり、 第7A、第7B図は本発明の第２の実施例を利用して形成さ
れたSIT型トランジスターあるいはタテ型FETの断面図で
あり、 第８図及び第９図は従来例を説明するための断面図であ
り、 第10図は第９図に示したSICOS型トランジスターの製造
方法を説明するための工程断面図である。 １…シリコン基板、２…SiC膜、３…PolySi膜、４…Si3
N4膜、５…フィールド酸化膜、６…SiC側壁膜、７…Pol
ySi側壁酸化膜、８…PolySi側壁膜、９…絶縁膜、10…
導電膜（Al）、11…SiO2膜。
工程断面図であり、 第２図及び第３図はそれぞれ、第1D図及び第1F図に対応
する平面図であり、 第4A,B図は本発明の工程を利用して形成されたSIT（Sta
tic Induction Transistor）型トランジスターあるいは
タテ型FETを示す第５図のＡ−Ａ断面図であり、第５図
はその平面図である。 第6A図から第6G図は本発明の第２の実施例を説明するた
めの工程断面図であり、 第7A、第7B図は本発明の第２の実施例を利用して形成さ
れたSIT型トランジスターあるいはタテ型FETの断面図で
あり、 第８図及び第９図は従来例を説明するための断面図であ
り、 第10図は第９図に示したSICOS型トランジスターの製造
方法を説明するための工程断面図である。 １…シリコン基板、２…SiC膜、３…PolySi膜、４…Si3
N4膜、５…フィールド酸化膜、６…SiC側壁膜、７…Pol
ySi側壁酸化膜、８…PolySi側壁膜、９…絶縁膜、10…
導電膜（Al）、11…SiO2膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 29/80
Claims (2)
- 【請求項１】下記（イ）〜（ル） （イ）シリコン基板（１）上に炭化シリコンをエピタキ
シャル成長させて炭化シリコン膜（２）を形成する工
程、 （ロ）該炭化シリコン膜（２）上に多結晶シリコン膜
（３）を形成する工程、 （ハ）該多結晶シリコン膜（３）上に非酸化性絶縁膜
（４）を形成する工程、 （ニ）該絶縁膜（４）、該多結晶シリコン膜（３）及び
該炭化シリコン膜（２）をドライエッチングによりパタ
ーニングして少なくとも該絶縁膜、多結晶シリコン膜及
び炭化シリコン膜を含む凸部を該シリコン基板（１）上
に形成する工程、 （ホ）該多結晶シリコン側壁面及びシリコン基板表面を
酸化してそれぞれ側壁酸化膜（７）及びフィールド酸化
膜（５）を形成する工程、 （ヘ）前記側壁酸化膜（７）及びフィールド酸化膜
（５）形成時に形成された炭化シリコン膜側壁酸化膜
（６）を除去する工程、 （ト）全面に導電材料を被覆して導電膜（８）を形成す
る工程、 （チ）異方性エッチングを行ない該凸部の側壁に前記導
電膜（８）を残存させる工程、 （リ）全表面を酸化して前記導電膜（８）の表面に絶縁
膜（９）を形成する工程、 （ヌ）コレクター電極及びベース電極の窓開けを行なう
工程、 （ル）前記非酸化性絶縁膜（４）を除去してエミッター
窓開けを行なう工程、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項２】下記（イ）〜（チ） （イ）シリコン基板（１）上に炭化シリコンをエピタキ
シャル成長させて炭化シリコン膜（２）を形成する工
程、 （ロ）炭化シリコン膜（２）をドライエッチングにより
パターニングして少なくとも炭化シリコン膜（２）を含
む凸部を該シリコン基板上に形成する工程、 （ハ）全露出面を酸化してフィールド酸化膜（５）を形
成する工程、 （ニ）全面に導電材料を、被覆して導電膜（８）を形成
する工程、 （ホ）異方性エッチングを行ない該凸部の側壁前記導電
膜（８）を残存させる工程、 （ヘ）全表面を酸化して前記導電膜（８）の表面に絶縁
膜（９）を形成する工程、 （ト）SiC上の酸化膜をコントロールエッチングにより
除去してエミッター電極窓開きをおこなう工程、 （チ）コレクター電極及びベース電極の窓開けを行なう
工程、 を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62309439A JP2530673B2 (ja) | 1987-12-09 | 1987-12-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62309439A JP2530673B2 (ja) | 1987-12-09 | 1987-12-09 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01151264A JPH01151264A (ja) | 1989-06-14 |
| JP2530673B2 true JP2530673B2 (ja) | 1996-09-04 |
Family
ID=17993010
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62309439A Expired - Lifetime JP2530673B2 (ja) | 1987-12-09 | 1987-12-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2530673B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2913785B2 (ja) * | 1990-07-12 | 1999-06-28 | 富士通株式会社 | 半導体装置の製造方法 |
-
1987
- 1987-12-09 JP JP62309439A patent/JP2530673B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01151264A (ja) | 1989-06-14 |
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