JP2533404B2

JP2533404B2 - 半導体記憶装置

Info

Publication number: JP2533404B2
Application number: JP2241754A
Authority: JP
Inventors: 啓之網城; 久美子藤森
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1990-09-11
Filing date: 1990-09-11
Publication date: 1996-09-11
Anticipated expiration: 2011-09-11
Also published as: DE4130058C2; JPH04121895A; US5243560A; DE4130058A1

Description

【発明の詳細な説明】［産業上の利用分野］この発明は半導体記憶装置に関し、特に複数のデータ
をワード単位で記憶する半導体記憶装置に関する。

［従来の技術］第８図は、複数のデータをワード単位で記憶する従来
の半導体記憶装置の一例を示す図である。

この半導体記憶装置では、１ワードのデータが複数の
サブワードに分割され、サブワードごとに入力および出
力の制御が可能となっている。この例では、１ワードが
16ビットの入力データDI0〜DI15または出力データDO0〜
DO15からなり、１ワードが４つのサブワードSW0〜SW3に
分割されている。サブワードSW0は４ビットの入力デー
タDI0〜DI3または４ビットの出力データDO0〜DO3からな
る。サブワードSW1,SW2,SW3も同様に、４ビットの入力
データまたは４ビットの出力データからなる。すなわ
ち、ｋ＝0,1,2,3とすると、サブワードSWkは、入力デー
タDI（4k）〜DI（4k＋３）または出力データDO（4k）〜
DO（4k＋３）からなる。

第８図において、メモリセルアレイ１にビット線負荷
装置２、列選択回路３およびアドレス指定装置４が接続
されている。メモリセルアレイ１の詳細な構成が第９図
に示される。第９図を参照すると、複数のワード線WLお
よび複数のビット線対BL,▲▼が互いに交差するよ
うに配置され、それらの交点にメモリセルMCが設けられ
ている。各メモリセルMCは、ラッチ回路を構成する２つ
のインバータG21,G22およびＮチャネルMOSトラジスタQ7
1,Q72を含む。

一方、第８図のアドレス指定装置４は、外部から与え
られるＮ個のアドレス信号A0〜AN−１を保持する保持回
路５および保持回路５から与えられるアドレス信号をデ
コードしてメモリセルアレイ１に与えるデコーダ６を含
む。

再び第９図を参照すると、デコーダ６（第８図）によ
りデコードされたアドレス信号に応答して、複数のワー
ド線WLのうち１つが選択され、列選択回路（第８図）に
より複数のビット線対BL,▲▼のうち１ワードに相
当する16組のビット線対BL,▲▼が選択される。

第８図において、データ入出力装置70、書込制御装置
８、読出制御装置90および出力制御装置91が設けられて
いる。

データ入出力装置70は、16個の書込回路WC0〜WC15、1
6個のデータ保持回路DH0〜DH15および16個の出力回路OC
0〜OC15を含む。書込回路WC0〜WC3、データ保持回路DH0
〜DH3および出力回路OC0〜OC3がサブワードSW0に対応し
て設けられている。同様に書込回路WC（4k）〜WC（4k＋
３）、データ保持回路DH（4k）〜DH（4k＋３）および出
力回路OC（4k）〜OC（4k＋３）がサブワードSWkに対応
して設けられている。ここで、ｋは、0,1,2,3を表わし
ている。

書込制御装置８は、４つのサブワードSW0〜SW3に対応
して、４つの３入力NOR回路G1〜G4を含む。各NOR回路G1
〜G4の１つの入力端子には外部から与えられるチップイ
ネーブル信号▲▼が与えられ、他の１つの入力端子
には外部から与えられるライトイネーブル信号▲▼
が与えられる。NOR回路G1〜G4の残りの入力端子には、
外部からサブライトイネーブル信号▲▼〜▲
▼がそれぞれ与えられる。サブライトイネーブル
信号SWEO〜SWE3はそれぞれサブワードSW0〜SW3に対応す
る。NOR回路G1の出力は、対応する４個の書込回路WC0〜
WC3の制御端子に与えられる。同様に、NORゲートG2〜G4
の各々の出力は、対応する４つの書込回路の制御端子に
与えられる。

書込回路WC0〜WC15には、外部から与えられた入力デ
ータDI0〜DI15がそれぞれ入力される。また、メモリセ
ルアレイ１から読出された１ワード（16ビット）のデー
タは、データ保持回路DH0〜DH15にそれぞれ保持され、
出力回路OC0〜OC15を介して出力データDO0〜DO15として
外部に出力される。

読出制御装置90は、２入力AND回路からなる。読出制
御装置90の一方の入力端子にはチップイネーブル信号▲
▼の反転信号が与えられ、地方の入力端子にはライ
トイネーブル信号▲▼が与えられる。

出力制御装置91は、４つのサブワードSW0〜SW3に対応
して、４個のバッファ回路G11〜G14を含む。バッファ回
路G11〜G14の入力端子には、それぞれサブ出力イネーブ
ル信号▲▼〜▲▼が与えられる。バッ
ファ回路G11の出力は、出力制御信号として対応する４
個の出力回路OC0〜OC3の制御端子に与えられる。同様
に、バッファ回路G12〜G14の各々の出力は、出力制御信
号として対応する４つの出力回路の制御端子に与えられ
る。

まず、データの書込動作を説明する。

ここでは、サブライトイネーブル信号▲▼に
より制御されるサブワードSW0が選択され、それ以外の
サブワードSW1〜SW3は非選択であるものとする。

チップイネーブル信号▲▼が“L"レベルとなる。
これにより、この半導体記憶装置はデータの書込または
読出が可能な状態になる。アドレス信号A0〜AN−１によ
り、メモリセルアレイ１においてデータが書込まれるべ
き16個のメモリセルMCが選択される。

ライトイネーブル信号▲▼が“L"レベルになる
と、読出制御装置90の出力が“L"レベルとなる。それに
より、データ保持回路DH0〜DH15の出力が高インピーダ
ンス状態になる。

さらに、サブライトイネーブル信号▲▼が
“L"レベルになり、残りのサブライトイネーブル信号▲
▼〜▲▼が“H"レベルのまま変化しな
い。それにより、NOR回路G1の出力が“H"レベルとな
り、NOR回路G2〜G4の出力が“L"レベルとなる。それに
より、書込回路WC0〜WC3が活性状態となり、残りの書込
回路は非活性状態となる。その結果、サブワードSW0に
属する入力データDI0〜DI3の入力が可能となる。したが
って、サブワードSW0が、選択された16個のメモリセルM
Cのうち対応する４つのメモリセルMCに書込まれる。こ
のとき、選択された16個のメモリセルMCのうちサブワー
ドSW1〜SW3に対応するメモリセルMCにはデータの書込が
行なわれない。

次に、データの読出動作を説明する。

ここでは、サブ出力イネーブル信号▲▼によ
り制御されるサブワードSW0が選択され、それ以外のサ
ブワードSW1〜SW3が非選択であるものとする。

チップイネーブル信号▲▼が“L"レベルになる
と、この半導体記憶装置はデータの書込または読出が可
能な状態になる。アドレス信号A0〜AN−１により、メモ
リセルアレイ１内においてデータが読出されるべき16個
のメモリセルMCが選択される。

ライトイネーブル信号▲▼が“H"レベルになると、
サブライトイネーブル信号▲▼〜▲▼
の状態に関係なく、NOR回路G1〜G4の出力が“L"レベル
になる。そのため、書込回路WC0〜WC15の出力は高イン
ピーダンス状態となる。

また、読出制御装置90の出力は“H"レベルとなり、デ
ータ保持回路DH0〜DH15が活性状態となる。それによ
り、メモリセルアレイ１から読出された１ワードのデー
タがデータ保持回路DH0〜DH15に保持される。

サブ出力イネーブル信号▲▼が“L"レベルに
なり、サブ出力イネーブル信号▲▼〜▲
▼が“H"のまま変化しない。それにより、バッファ回
路G11から出力される出力制御信号が“H"レベルとな
り、その他のバッファ回路G12〜G14から出力される出力
制御信号が“L"レベルになる。その結果、サブワードSW
0に対応する４個の出力回路OC0〜OC3が活性状態とな
り、残りの出力回路は非活性状態となる。それにより、
データ保持回路DH0〜DH3に保持されたデータが出力回路
OC0〜OC3を介して出力データDO0〜DO3として外部に出力
される。一方、サブワードSW1〜SW3に対応するデータ保
持回路に保持されたデータは出力されない。

上記のように、外部から与えられる１ワードのデータ
のうち任意のサブワードをメモリセルアレイ１に書込む
ことができ、メモリセルアレイ１に記憶される１ワード
のデータのうち任意のサブワードを外部に読出すことが
できる。

［発明が解決しようとする課題］しかしながら、上記の半導体記憶装置においては、メ
モリセルアレイ１から１ワードのデータが読出される
と、データ保持回路DH0〜DH15に保持されていた１ワー
ドのデータが、その読出された１ワードのデータにより
書換えられる。すなわち、データ保持回路DH0〜DH15に
保持された複数のサブワードのうち任意のサブワードが
外部に読出された後、メモリセルアレイ１から新たな１
ワードのデータが読出されると、データ保持回路DH0〜D
H15に保持された複数のサブワードのうち外部に読出さ
れなかったサブワードも新たなデータにより書換えられ
てしまう。

そのため、ある１つのワードに含まれるサブワードと
他のワードに含まれるサブワードとを含む新たなデータ
を内部で生成することはできない。

システムの多様化に伴い、ある１つのワードに含まれ
るサブワードと他のワードに含まれるサブワードとを内
部で組合せることができれば、半導体記憶装置の応用範
囲が拡大すると考えられる。

この発明の目的は、ワード単位でデータを記憶する半
導体記憶装置においてある１つのワードに含まれるサブ
ワードと他のワードに含まれるサブワードとを内部的に
組合せることができる半導体記憶装置を得ることであ
る。

［課題を解決するための手段］第１の発明に係る半導体記憶装置は、複数のデータを
ワード単位で記憶する記憶手段、記憶手段に記憶された
複数のデータのうち１ワードのデータを選択して読出す
第１の選択手段、１ワードのデータを保持するための保
持手段、および保持手段に保持された１ワードのデータ
を複数のサブワードに分割する分割手段を備える。その
半導体記憶装置は、第２の選択手段をさらに備える。第
２の選択手段は、分割手段により分割された複数のサブ
ワードのうちいずれかを選択し、その選択されたサブワ
ードを記憶手段から読出された１ワードのデータのうち
対応するサブワードにより書換える。

第２の発明に係る半導体記憶装置は、複数のデータを
ワード単位で記憶する記憶手段、記憶手段に記憶された
複数のデータのうち１ワードのデータを選択して読出す
第１の選択手段、１ワードのデータを保持するための保
持手段、および保持手段に保持された１ワードのデータ
を複数の方法のうち任意の方法で複数のサブワードに分
割する分割手段を備える。その半導体記憶装置は、第２
の選択手段をさらに備える。第２の選択手段は、分割手
段により分割された複数のサブワードのうちいずれかを
選択し、その選択されたサブワードを記憶手段から読出
された１ワードのデータのうち対応するサブワードを書
換える。

［作用］第１および第２の発明に係る半導体記憶装置によれ
ば、保持手段に保持された１ワードのデータのうち選択
されたサブワードを、記憶手段から読出された１ワード
のデータのうちの対応するサブワードにより書換えるこ
とができる。そのため、保持手段に保持された１ワード
のデータのうち選択されないサブワードは、新たに読出
されたデータにより書換えられない。したがって、任意
のワード内のサブワードを、他の任意のワード内のサブ
ワードと、内部的に組合せることができる。

特に、第２の発明に係る半導体記憶装置によれば、各
ワードを複数の方法で複数のサブワードに分割すること
ができ、任意の方法で分割された任意のワード内のサブ
ワードを、他の任意のワード内のサブワードと内部的に
組合せることが可能となる。

［実施例］以下、この発明の実施例を図面を参照しながら詳細に
説明する。

第１図は、この発明の一実施例による半導体記憶装置
の構成を示す図である。

第１図において、データ入出力装置７および読出制御
装置9aの構成は、以下のように、第８図に示されるデー
タ入出力装置70および読出制御装置90の構成とは異な
る。また、第１図の半導体記憶装置には、第８図に示さ
れる出力制御装置91は設けられていない。その他の部分
の構成は、第８図に示される構成と同様である。

この実施例では、読出制御装置9aが分割手段および第
２の選択手段として働く。

データ入出力装置７は、第８図に示されるデータ入出
力装置70と同様に、16個の書込回路WC0〜WC15、16個の
データ保持回路DH0〜DH15および16個の出力回路OC0〜OC
15を含む。書込回路WC0〜WC15は、第８図に示される書
込回路WC0〜WC15と同様に、書込制御装置８に接続され
ている。データ保持回路DH0〜DH15および出力回路OC0〜
OC15の接続が、後述するように、第８図に示される接続
とは異なる。

読出制御装置9aは、４つのサブワードSW0〜SW3に対応
して、４つの３入力AND回路G5〜G8を含む。各AND回路G5
〜G8の１つの入力端子には、チップイネーブル信号▲
▼の反転信号が与えられ、他の１つの入力端子にはラ
イトイネーブル信号▲▼が与えられる。AND回路G5
〜G8の残りの入力端子には、サブワード選択信号▲
▼〜▲▼が与えられる。サブワード選択信
号▲▼〜▲▼は、それぞれサブワード
SW0〜SW3に対応する。

AND回路G5の出力は、出力制御信号C0として対応する
４つのデータ保持回路DH0〜DH3の制御端子に与えられ
る。同様に、AND回路G6の出力は、出力制御信号C4とし
て対応する４つのデータ保持回路の制御端子に与えられ
る。AND回路G7の出力は、出力制御信号C8として対応す
る４つのデータ保持回路の制御端子に与えられる。AND
回路G8の出力は、出力制御信号C12として対応する４つ
のデータ保持回路の制御端子に与えられる。

また、出力回路OC0〜OC15の制御端子には、外部から
与えられる出力イネーブル信号▲▼が与えられる。

データの書込動作は、第８図の半導体記憶装置におけ
るデータの書込動作と同様である。この場合、ライトイ
ネーブル信号▲▼は“L"レベルになるので、読出制
御装置9aから出力される出力制御信号C0,C4,C8,C12はす
べて“L"レベルとなる。したがって、データ保持回路DH
0〜DH15はすべて非活性状態になる。

次に、データの読出動作を第２図の波形図を参照しな
がら説明する。

ここでは、サブワード選択線▲▼により制御
されるサブワードSW0が選択され、それ以外のサブワー
ドSW1〜SW3が非選択になっているものとする。

チップイネーブル信号▲▼が“L"レベルとなり、
かつ、ライトイネーブル信号▲▼が“H"レベルとな
る。それにより、読出制御装置9a内のAND回路G5〜G8が
動作状態になる。このとき、書込制御装置８内のNOR回
路G1〜G4の出力は“L"レベルになる。そのため、書込回
路WC0〜WC15の出力は高インピーダンス状態となってい
る。

アドレス信号A0〜AN−１により、メモリセルアレイ１
内の16個のメモリセルMCが選択される。

サブワード選択信号▲▼が“L"レベルにな
り、残りのサブワード選択信号▲▼〜▲
▼は“H"レベルのまま変化しない。それにより、AND
回路G5から出力される出力制御信号C0が“H"レベルとな
り、AND回路G6,G7,G8から出力される出力制御信号C4,C
8,C12が“L"レベルとなる。その結果、データ保持回路D
H0〜DH3が活性状態となり、残りのデータ保持回路は非
活性状態となる。そのため、メモリセルアレイ１から読
出された１ワードのデータのうち、サブワードSW0に対
応するデータにより、データ保持回路DH0〜DH3に保持さ
れたデータが書換えられる。残りのデータ保持回路に保
持されたデータは、前の状態のまま変化しない。

出力イネーブル信号▲▼が“L"レベルになると、
データ保持回路DH0〜DH15に保持された１ワードのデー
タが出力回路OC0〜OC15を介して出力データDO0〜DO15と
して外部に出力される。

また、出力イネーブル信号▲▼が“H"レベルにな
ると、出力回路OC0〜OC15は高インピーダンス状態にな
る。そのため、データ保持回路DH0〜DH15に保持された
１ワードのデータは外部に出力されない。

次に、第２図、第３図および第４図を参照しながら、
第１図の半導体記憶装置の機能を説明する。

第３図は、メモリセルアレイ１のアドレスＡに記憶さ
れるデータおよびアドレスＢに記憶されるデータを示し
ている。アドレスＡにはデータa0〜a15が記憶され、ア
ドレスＢにはデータb0〜b15が記憶されている。第４図
は、１サイクル目および２サイクル目に外部に出力され
るデータを表わしている。

１サイクル目には、アドレス信号A0〜AN−１がアドレ
スＡを表わし、サブワード選択信号▲▼により
サブワードSW0が選択される。それにより、出力データD
O0〜DO3はデータa0〜a3となり、出力データDO4〜DO15は
前のサイクルで読出されたデータのままである。第４図
において、x4、x5、x6は前のサイクルで読出されたデー
タを表わしている。

２サイクル目においては、アドレス信号A0〜AN−１が
アドレスＢを表わし、サブワード選択信号▲▼
によりサブワードSW1が選択される。それにより、出力
データDO4〜DO7がデータb4〜b7となり、出力データDO0
〜DO3および出力データDO8〜DO15は１サイクル目の状態
を保持する。

このようにして、アドレスＡに記憶されるワード内の
サブワードSW0のデータa0〜a3およびアドレスＢに記憶
されるワード内のサブワードSW1のデータb4〜b7を含ん
だワードがデータ保持回路DH0〜DH15に保持され、外部
に出力される。

第５図は、この発明の他の実施例による半導体記憶装
置の主要部の構成を示す図である。

第５図には、データ入出力装置の出力回路DH0〜DH15
および読出制御装置9bのみが示されている。他の部分の
構成は、第１図の半導体記憶装置の構成と同様である。

この実施例の半導体記憶装置では、１ワードの出力デ
ータDO0〜DO15が２つの分割方法でサブワードに分割さ
れる。第１の分割方法では、１ワードのデータが４つの
サブワードSW10,SW11,SW12,SW13に分割される。サブワ
ードSW10は出力データDO0〜DO3からなり、サブワードSW
11は出力データDO4〜DO7からなる。サブワードSW12は出
力データDO8〜DO11からなり、サブワードSW13は出力デ
ータDO12〜DO15からなる。

第２の分割方法では、１ワードのデータが２つのサブ
ワードSW20,SW21に分割される。サブワードSW20は出力
データDO0〜DO9からなり、サブワードSW21は出力データ
DO0〜DO15からなる。

読出制御装置9bには、チップイネーブル信号▲
▼、ライトイネーブル信号▲▼およびサブワード選
択信号▲▼〜▲▼，▲▼，▲
▼が与えられる。読出制御装置9bからは出力制御信号C0
〜C15が出力される。出力制御信号C0〜C15は、それぞれ
データ保持回路DH0〜DH15の制御端子に与えられる。

サブワード選択信号▲▼〜▲▼，▲
▼，▲▼は、サブワードSW10〜SW13,SW20,SW21
にそれぞれ対応する。サブワード選択信号▲▼〜
▲▼，▲▼，▲▼のいずれかが“L"
レベルになると、対応するサブワードが選択される。た
とえば、サブワードSW10が選択されると、出力制御信号
C0〜C3が活性状態となる。それにより、データ保持回路
DH0〜DH3に保持されたデータの書換えが可能となる。ま
た、サブワードSW20が選択されると、出力制御信号C0〜
C9が活性状態となる。それにより、データ保持回路DH0
〜DH9に保持されたデータの書換えが可能となる。

第６図は、第５図に示される読出制御装置9bの具体的
な回路構成を示す図である。

第６図の読出制御装置は、ＰチャネルMOSトランジス
タQ1〜Q10,Q21〜Q25、ＮチャネルMOSトランジスタQ11〜
Q18,Q26〜Q70およびインバータG20〜G25を含む。信号Φ
１を受けるトランジスタQ1〜Q10は、信号線L1〜L10の電
位を“H"レベルにプリチャージするプリチャージ回路と
して働き、信号Φ２を受けるトランジスタQ21〜Q25は、
信号線M1〜M5の電位を“H"レベルにプリチャージするプ
リチャージ回路として働く。信号Φ1,Φ２は、外部から
与えられてもよく、また内部的に発生されてもよい。

次に、第７図の波形図を参照しながら第６図の読出制
御装置の動作を説明する。

ここでは、サブワードSW10のみが選択される場合の動
作を説明する。チップイネーブル信号▲▼が“L"レ
ベルになり、ライトイネーブル信号▲▼が“H"レベ
ルとなる。それにより、トランジスタQ31〜Q39およびト
ランジスタQ41〜Q49がオフする。時刻t0において、信号
Φ１が“L"レベルになる。それにより、トランジスタQ1
〜Q10がオンし、トランジスタQ11〜Q18がオフする。そ
の結果、時刻t1に、信号線L1〜L10の電位が“H"レベル
になる。

次に、時刻t2において、サブワード選択信号▲
▼が“L"レベルになり、サブワード選択信号▲▼
〜▲▼，▲▼，▲▼が“H"レベルに
なる。それにより、トランジスタQ51がオフし、トラン
ジスタQ52〜60がオンする。時刻t5において、信号Φ１
が“H"レベルになると、トランジスタQ1〜Q10がオフ
し、トランジスタQ11〜Q18がオンする。信号線L1の電位
は、チップイネーブル信号▲▼、ライトイネーブル
信号▲▼の反転信号およびサブワード選択信号▲
▼に関してNOR演算の結果となるので、時刻t6で、
信号線L1の電位は“H"レベルとなる。一方、信号線L2〜
L10の電位は“L"レベルとなる。

一方、時刻t0から適当に遅れた時刻t3で、信号Φ２が
“L"レベルになる。それにより、トランジスタQ21〜Q25
がオンし、トランジスタQ26〜Q30がオフする。したがっ
て、時刻t4で、信号線M1〜M5の電位が“H"レベルにな
る。次に、時刻t8で、信号Φ２が“H"レベルとなり、時
刻t6で決定された信号線L1〜L10の状態に基づいて信号
線M1〜M5の状態が決定される。

信号線L1の電位が“H"レベルになっているので、時刻
t8でトランジスタQ61がオンする。そのため、時刻t9
で、信号線M1の電位が“L"レベルになる。一方、信号線
L2〜L10の電位は“L"レベルになっているので、信号線M
2〜M5の電位はすべて“H"レベルである。

その結果、インバータG21から出力される出力制御信
号C0〜C3は“H"レベルになり、インバータG22〜G25から
出力される出力制御信号C4〜C15は“L"レベルになる。

次に、たとえばサブワード選択信号▲▼が“L"
レベルになると、インバータG21〜G23から出力される出
力制御信号C0〜C9が“H"レベルになる。また、サブワー
ド選択信号▲▼が“L"レベルになると、インバー
タG24,G25から出力される出力制御信号C10〜C15が“H"
レベルになる。

上記の動作説明においては、サブワードのうちいずれ
か１つのみが選択される場合を説明しているが、複数の
サブワードが同時に選択されてもよい。

なお、データ入出力装置７、書込制御装置８および読
出制御装置9a,9bに含まれる各回路は、“L"レベルの制
御信号により活性状態となってもよく、“H"レベルの制
御信号により活性状態となってもよい。たとえば、制御
信号をインバータを介して受けてもよい。また、活性状
態となるレベルが制御信号ごとに異なっていてもよい。

また、入力データおよび出力データにおいて、サブワ
ードの分割方法が異なっていてもよい。さらに、読出制
御装置9aを設けずに、サブワード選択信号により直接制
御を行なってもよい。

第１図の実施例では、１ワードのデータに対応するす
べての出力回路OC0〜OC15に出力イネーブル信号▲
▼が与えられているが、１ワードを分割することにより
得られたサブワードに、それぞれ複数の出力イネーブル
信号を与えてもよい。たとえば、出力回路OC0〜OC15に
第８図の出力制御装置91により出力制御信号を与えても
よい。

チップイネーブル信号▲▼、ライトイネーブル信
号▲▼、サブライトイネーブル信号▲▼〜
▲▼およびサブワード選択信号▲▼〜
▲▼のいずれかを適当に組合せることにより、
制御信号の数を変更してもよい。

上記実施例では、読出および書込が可能な半導体記憶
装置が示されているが、この発明は、読出専用の半導体
記憶装置にも有効に適用することができる。

［発明の効果］以上のように、第１および第２の発明によれば、保持
手段に保持された１ワードのデータのうち選択されない
サブワードが新たに読出されたデータにより書換えられ
ず、保持手段に保持される。また、任意のワード内のサ
ブワードを、他の任意のワード内のサブワードと組合せ
ることにより、新たな１ワードを内部的に生成すること
が可能となる。したがって、応用範囲が拡大された半導
体記憶装置が得られる。

特に、第２の発明によれば、１ワードのデータが複数
の分割方法により複数のサブワードに分割されるので、
さらに応用範囲が拡大された半導体記憶装置を得ること
ができる。

【図面の簡単な説明】

第１図はこの発明の一実施例による半導体記憶装置の構
成を示す図である。第２図は第１図の半導体記憶装置の
動作を説明するための波形図である。第３図および第４
図は第１図の半導体記憶装置の動作の一例を説明するた
めの図である。第５図はこの発明の他の実施例による半
導体記憶装置の主要部の構成を示す図である。第６図は
第５図に含まれる読出制御装置の具体的な回路構成を示
す図である。第７図は第６図の読出制御装置の動作を説
明するための波形図である。第８図は従来の半導体記憶
装置の一例を示す図である。第９図はメモリセルアレイ
の構成を示す回路図である。図において、１はメモリセルアレイ、３は列選択回路、
４はアドレス指定装置、７はデータ入出力装置、８は書
込制御装置、9a,9bは読出制御装置、DH0〜DH15はデータ
保持回路、▲▼〜▲▼，▲▼〜
▲▼，▲▼，▲▼はサブワード選択
信号、SW0〜SW3,SW10〜SW13,SW20,SW21はサブワードで
ある。なお、各図中同一符号は同一または相当部分を示す。

Claims

(57)【特許請求の範囲】

【請求項１】複数のデータをワード単位で記憶する記憶
手段、前記記憶手段に記憶された複数のデータのうち１ワード
のデータを選択して読出す第１の選択手段、１ワードのデータを保持するための保持手段、前記保持手段に保持された１ワードのデータを複数のサ
ブワードに分割する分割手段、および前記分割手段により分割された複数のサブワードのうち
いずれかを選択し、その選択されたサブワードを前記記
憶手段から読出された１ワードのデータのうち対応する
サブワードにより書換える第２の選択手段を備えた、半
導体記憶装置。
【請求項２】複数のデータをワード単位で記憶する記憶
手段、前記記憶手段に記憶された複数のデータのうち１ワード
のデータを選択して読出す第１の選択手段、１ワードのデータを保持するための保持手段、前記保持
手段に保持された１ワードのデータを予め定められた複
数の方法のうち任意の方法で複数のサブワードに分割す
る分割手段、および前記分割手段により分割された複数のサブワードのうち
いずれかを選択し、その選択されたサブワードを、前記
記憶手段から読出された１ワードのデータのうち対応す
るサブワードにより書換える第２の選択手段を備えた、
半導体記憶装置。