JP2550197B2 - 信号処理装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明はデジタル信号処理装置、特に、多重デジタ
ルフォーマットの演算に多重メモリを用いて高速デジタ
ル信号処理機能を達成するスプリットパイプラインアー
キテクチャーのデジタル信号処理装置に関する。

［従来の技術］ 高度に複雑なベクトルやスカラ演算操作をリアルタイ
ムで行なう能力は、信号処理装置の重要な要件である。
しかしながら、しばしばこの要件はサイズ、重量、パワ
ー、及び信号処理装置の冷却に関する厳しい物理的制約
を伴う。信号処理装置を設計する際には、相反する要件
の折り合いをつけなければならないので、性能の劣る処
理装置になることがしばしばある。

従来の信号処理装置は、システムクロックレートが約
５メガヘルツと比較的遅いために性能に限界があり、16
ビット固定小数点データの演算能力にも限界がある。従
来の信号処理装置の固定小数点に関する演算能力の限界
は、多くの応用にとって重大事である。多くの信号処理
アルゴリズムは、32ビット浮動小数点処理を必要とする
などダイナミックレンジの大きい演算を必要としてい
る。

モジュラー信号処理装置をネットワーク化することが
できれば、応用範囲が拡大する。しかしながら、従来の
信号処理装置はネットワーク化能力が限られている。

従来の信号処理装置のアーキテクチャーでは、ハード
ウエアの制約をシステムに用いられるマイクロインスト
ラクションセット（マイクロ命令の組）で埋め合わせて
いるので、ソフトウエアの開発は複雑になり、費用が掛
かり、しかも維持が大変である。従って、従来の信号処
理装置では、様々な応用に柔軟に対処できるシステムを
構築することができない。

［発明が解決しようとする課題］ この発明は、従来の信号処理装置が有する前記制約を
解消するために、32ビット浮動小数点又は16ビット固定
小数点の演算を実行でき、最高16台まで類似の処理装置
とネットワーを構築することのできる信号処理装置を提
供する。信号処理装置からなるコンポーネントは、二重
演算及びネットワーク化を達成できるように設計されて
いる。

［課題を解決するための手段、作用、及び発明の効果］ 信号処理装置は、マイクロプログラム格納メモリ、制
御格納メモリ、データメモリを別個に有する修正ハーバ
ードシングルインストラクション多重データ（modified
Harvard single instruction multiple data（SIM
D））アーキテクチャー、データ格納メモリへのダイレ
クトアクセスに用いられる４個の独立した16ビット入出
力ポートを有する外部インターフェース、及び故障許容
バスプロトコルを採用している。多重メモリベクトル／
スカラアドレス発生器、32ビット加算器を有するパイプ
ラインマルチモードマルチプライア、パイプラインマル
チモードレジスタ、及び演算論理ユニットも設けられて
いる。４個の16ビット固定小数点又は２個の32ビット浮
動小数点パラレルチャネルの介入処理をクロック毎にす
るマイクロインストラクションセットが用いられる。

外部インターフェースはシリアル制御ポート及び複数
の双方向に構成可能なアパラレルポートを有している。
外部インターフェースにより制御及びデータ信号が信号
処理装置と外部装置その他のネットワーク中の処理装置
との間で転送される。４個の16ビットデータポートは組
織化されて、各々が２個の16ビットポート又は１個の32
ビットポートとして機能する複数の対になっている。１
個の16ビットポートが、最高で16個の外部装置と通信で
きるパラレル制御ポートとして用いられている。外部イ
ンターフェースにより信号処理装置は外部装置と制御及
びデータ信号の通信ができるようになり、演算素子制御
装置とは独立にデータ格納メモリのダイレクトメモリア
ドレッシングが可能となる。

複数の入出力モードが、センサモード及び信号処理装
置バスモードを含めた外部インターフェースにより支持
されている。センサモードは、非同期ダブルハンドシェ
イク同期ワード転送プロトコルにより最高で16個の装置
を支持することができる。センサモードはセンサデータ
の流れるような入出力に関する応用を支持することが意
図されている。信号処理装置バスモードは、同期可変長
ブロック転送プロトコルを伴う複数（多重）ソース複数
（多重）指向地機構を支持する。

演算素子制御装置は、信号処理装置内の制御及びデー
タ信号の処理を２個の主要アドレス発生器により制御す
る。第１アドレス発生器は、マイクロプログラムメモリ
から得られる制御信号に応じてデータ格納及び制御格納
メモリ用のメモリアドレスを発生する。第２アドレス発
生器は、外部インターフェースから得られるメモリ要求
を処理して、制御格納メモリに格納されているパラメー
タを読み取る制御格納メモリアドレスを生成し、これか
らデータ格納メモリアドレスが生成される。メモリアク
セス制御装置は、各データ格納及び制御格納メモリへの
アクセスを制御する。

演算素子制御装置は、アプリケーションプログラムの
格納及び実行をし、アドレス発生及び演算制御を演算素
子に提供する。制御格納メモリアドレス発生装置及びア
ドレス発生装置論理は、アプリケーションプログラムの
実行を促進するために設けられている。アドレス発生器
は、制御及びデータ格納メモリ用のアドレスを生成する
ために、アドレスレジスタ、アドレスカウンタ、演算ユ
ニット、６個の16ビット汎用レジスタ、及び関連論理を
有している。アプリケーションプログラムは、マイクロ
格納メモリに格納されているマイクロコードプリミティ
ブの16ビットアドレスよりなる。アプリケーションプロ
グラムの変数は、制御格納メモリに格納されている複数
の16ビットアドレス又は定数である。

複数のパイプライン演算素子は演算素子制御装置に接
続されている。各演算素子は、１個のデータ格納メモリ
と、マルチプライアと、レジスタ及び演算論理ユニット
とを有している。演算素子制御装置及び演算素子は、計
算エンジンとしてアプリケーションプログラムから得ら
れるデータに一緒に作用する。各演算素子は、ベクトル
／マトリックス信号処理機能に必要なパイプライン演算
を実施する回路を提供している。

演算素子は２個のパイプラインパラレル処理装置に仕
切られている。演算素子のそれぞれの半分は、データ格
納メモリ、データ格納インデックス論理、マルチプライ
ア、並びにレジスタ及び演算論理ユニットを有してい
る。演算素子は、多重データストリームを取り扱うこと
ができてチャネル化された演算エンジンを準備してい
る。データ格納インデックス論理は、対応するレジスタ
及び演算論理ユニットにより提供される４個の16ビット
オフセットに対してパラレルにアドレスされる４個の独
立した16ビットワードを準備している。これは演算素子
にデータ従属アドレスを提供する。

マルチプライアは、入力レジスタにロードされた２個
のデータワードの積の計算をして、この積を出力レジス
タに供給する。マルチプライア入出力データフォーマッ
トは、32ビット浮動小数点二重16ビット固定小数点フォ
ーマットを有している。マルチプライアは、二重16ビッ
トフォーマットの複素数の乗算に用いられる32ビット加
算器を有している。各マルチプライアユニットは、クロ
ックサイクル毎に32ビットの乗算を１回又は16ビットの
乗算を２回実施することができる。32ビット固定小数点
の積が生成されるクロックサイクル毎に加算が実施され
る。

レジスタ及び演算論理ユニットは、32ビット浮動小数
点、32ビット固定小数点、二重16ビット固定小数点フォ
ーマットを用いてマルチプライア、制御格納及びデータ
格納データに演算及び論理演算を施す。各レジスタ及び
演算論理ユニットは、クロックサイクル毎に32ビットの
演算を１回、又は16ビットの演算を２回実施する。

この発明は、高密度VLSIマイクロサーキットを用いた
製造を支持するように相互に接続されたアーキテクチャ
ー、並びにハードウエアの量を最小限に抑えることので
きるベクトル及びマトリックス信号処理アルゴリズムと
共に用いられる高性能アーキテクチャーを提供する。

以下、図面を参照してこの発明の実施例を説明する。
尚、図中同一参照符号は同一構成要素を表わす。

［実施例］ 第１図はこの発明の原理を組み込んだ信号処理装置10
のブロック図である。信号処理装置10は、I/Oと表示さ
れている入出力部、CPUと表示されている中央処理ユニ
ット、AE0及びAE1と表示されている両演算部の４つの主
要部からなる。入出力部には、一般にコンピュータイン
ターフェースとして知られていて、適合可能な入出力ポ
ートを複数個提供する外部インターフェースユニット11
が設けられている。外部インターフェースユニット11
は、データバス12a、12bによりデータ格納用メモリ13
a、13b、乗算機14a、14b、及びデータに作用するレジス
タ演算論理ユニット（RALU）20a、20bにそれぞれ接続さ
れている。データ格納メモリ13a、13bは、公知の方法で
メモリスペースを一定に保つために、所定の詰め込まれ
たフォーマットでデータを格納する。

制御格納メモリ15は、制御コードの格納に用いられ、
制御格納バス16を介して演算部コントローラ17、乗算器
14a、14b、及びこの発明の原理に従って作成されたレジ
スタ演算論理ユニット20a、20bにそれぞれ接続されてい
る。マイクロ格納メモリ18は演算部コントローラ17に接
続されていて、データ格納メモリ13a、13b、乗算器14
a、14b、レジスタ演算論理ユニット20a、20bが使用する
マイクロコードインストラクションの格納に用いられ
る。

信号処理装置10は一般に次のように機能する。信号処
理装置10により処理される信号は、コンピュータインタ
ーフェース11を介して受信され、データ格納メモリ13
a、13bに格納される。信号処理装置の演算要素の処理パ
ラメータ及び演算部AE0、AE1によりどの工程が実行され
るべきかを定義付けるマイクロコードインストラクショ
ンがマイクロ格納メモリ18に格納される。制御格納メモ
リ15には、マイクロコードインストラクションのポイン
タと、演算処理中に演算部により使用されるプログラム
可能な係数と、演算部からの中間データ処理結果とから
なるアプリケーションプログラムが格納される。演算部
コントローラ17は、マイクロコードインストラクション
及びデータ処理を実施するアプリケーションプログラム
を実行する。演算部AE0、AE1は、演算部コントローラの
制御の下に、従来から公知の方法により、並列パイプラ
イン処理装置として機能してマイクロコードインストラ
クションに従ってデータを処理する。

プログラム可能な係数よりなる制御パラメータは、制
御格納メモリ15から乗算器14a、14b及びレジスタ演算論
理ユニット20a、20bに送られ、データ格納メモリ13a、1
3bからのデータは演算部コントローラ17の制御の下に従
来から公知の方法で演算部AE0及びAE1により処理され
る。

第２図は、第１図のコンピュータインターフェース11
の詳細を示す図である。コンピュータインターフェース
11は、シリアルコントロールポート120と、４個のパラ
レルポート122、124、126、128とを有している。各パラ
レルポートはほぼ同じように形成されていて、いずれも
16本のデータ信号ラインと４本の制御ラインとを有して
いる。シリアルポート120及び第１パラレルポート122
は、外部装置と信号処理装置10との間の制御信号の転送
に用いられる。

シリアルポート120及び第１パラレルポート122は、入
力が信号処理装置10の演算部コントローラ17に接続され
ている第１インターフェースコントローラ130に接続さ
れている。第１インターフェースコントローラ130は、
信号処理装置10のテストに用いられるテストコントロー
ラ134にも接続されている。第２インターフェースコン
トローラ132は、第１インターフェースコントローラ130
と同じような方法で演算部コントローラ17に接続されて
いる入力を有している。第２インターフェースコントロ
ーラ132は、公知のようにマルチプレクサ136、即ち、そ
れぞれがパラレルポート122、124、126、128に接続され
ている４個の入力と、信号処理装置10のデータバス12
a、12bに接続されている２個の出力ポートを有するデー
タ転送ネットワークにも接続されている。

コンピュータインターフェース11は様々な通信プロト
コルを実施する。これらのプロトコルの中には、１個の
外部装置と最大で16個の信号処理装置10との間の通信を
可能とするシリアルプロトコルが含まれる。

センサやレーダセンサから信号処理装置10へ、及び信
号処理装置10からデータ処理装置や表示装置や格納装置
への効率の良いデータ転送に用いられるセンサプロトコ
ル。センサプロトコルは、16ビットデータバス142を用
いる16ビット又は32ビットモードで作動する。このセン
サモードでは、データは４本の16ビットバスのいずれか
１本又は選択された組み合わせを用いて転送されること
により、16ビット及び32ビットのデータ転送が達成され
る。

同期プロトコルを用いる信号処理装置バスプロトコル
も使用可能である。このプロトコルは信号処理装置間の
データ転送を支えている。信号処理装置バスプロトコル
は、16ビットデータバス142を用いる16ビット又は32ビ
ットモードで作動する。この信号処理装置バスモードで
は、４本の16ビットバスのいずれか１本又は選択された
組み合わせを用いて16ビット又は32ビットのデータも転
送することができる。この発明では、パラレルポートＡ
及びB122、124が結合され、パラレルポートＣ及びD12
6、128が結合されるが、このような結合は信号処理装置
10の実施を目的として示したものにすぎない。別の用途
では、用途に応じて別のポートどうしが当業者により結
合される。バスプロトコルに関して、この発明は、パラ
レルポート122、124、126、128のそれぞれの入力に設け
られたトライステートバッファを制御する回路を利用し
ている。

外部インターフェースユニットの動作速度を増加させ
るために、この発明は４本のパラレルポートに接続され
て、オープンコレクタ特性を示すパラレルモードのとき
に制御及びデータバスのトライステートバッファを制御
する回路を有している。第3a図にトライステートバッフ
ァ回路を示す。この回路は、バッファアンプ150、及び
電圧源とアンプ150のデータ出力との間に接続されたプ
ルアップ抵抗素子152を有している。入力データ信号及
びデータイネーブル信号は、第3a図に示した方法でアン
プ150に印加される。

トライステートバッファ制御スキーマは次のように作
動する。データ入力信号は１クロックサイクルに高電圧
レベル（「１」）により前後を挟まれて、各伝送の前後
でデータラインを公知の状態にする。レジスタ152は、
公知の値「１」を維持するように選択された駆動電圧レ
ベルをもつライン終端抵抗素子である。しかしながら、
プルアップ抵抗素子152及び駆動電圧レベルは、トライ
ステーテッドライン（三状態ライン）を十分に素早く高
状態にして、オープンコレクタバッファに対応するの
に、通常は十分であるようにしている。第3b〜ｆ図は第
3a図の回路の動作を示すタイミング図であり、当業者の
間では自明であり良く理解されている。

次の表1a〜3dは、制御信号の定義、各ポートに関連し
た制御信号、メッセージフォーマット、エラー処理、及
び有効外部機能（EXF）を含む各ポート用の総べてのパ
ラメータを規定している。

シリアルポート120は制御及びデータ転送ポートであ
り、次の制御及びデータ信号を有している。

シリアルポート120は、シリアルパケットメッセージ
フォーマットを用いる。シリアルポートエラー処理で
は、転送が終了し、定義されていないか無効のEXFが生
じた場合に、INTR_RQ_Lが主張される。制御要素は、信
号処理装置10の状態を読み取ってエラーの型を決定しな
ければならない。有効なEXFにはINTR、LDAT及びMAILを
除く総べてが含まれる。

16ビット及び32ビットバスモードでは、ポートＡ（16
ビット）及びポートＢ（32ビット）は制御及びデータ転
送ポートとして機能する。ポートは総べて転送ポートと
して機能する。しかしながら、別の用途では、所望であ
れば、ポートの構成の総べてを制御及びデータ転送ポー
トとして用いることができる。

16ビット及び32ビットバスモードでは、総べてのパラ
レルポート122、124、126、128は、パケットメッセージ
フォーマットを用いる。パラレルポートのエラー処理で
は、パケットの転送が完了してから指定装置が「ACK/NA
K状態ワード」をソース装置に返送する。状態ワードが
ワークカウンタエラー、ダイアゴナルパリティーエラ
ー、FIFOオーバーフロー、又は定義されていないか無効
のEXFを表示しているときは、転送は受理されない（NA
K）。これら以外の時はパケットが受理される（ACK）。
NACKが受理されると、ソース装置は更に７回だけパケッ
トを再度転送を行ない、総計で８回の転送を試みた後
に、転送を中止して（ソース装置が信号処理装置の場合
は）コンピュータインターフェース状態ワードに「ポー
ト出力エラー」のフラグを付ける。ソースは転送中にバ
ス衝突を検出すると、転送を中止して再び転送を試み
る。バスは、使用者のなくなった状態になると、リカバ
リーシーケンスを開始する。ポートＡ又はABが制御ポー
トである場合は、総べてのEXFは有効である。さもなけ
れば、LDAT、MAIL及びPORTのみが有効であるLDA及びTMA
ILはポートＢ、Ｃ、Ｄ、及びCDにとっては有効なEXFで
ある。上記表に示されている送信要求、送信要求期間、
及び送信要求ライン信号は、信号処理技術の分野では公
知である。Andrew S.Tanenbaumの著作によるテキスト
「Computer Networks」、Prentice Hall、1986の296
ページに記載の表題「Ａ Bit Map Protocol」参照。
この部分には、この発明のインターフェースユニットに
用いることのできるタイムスライス送信要求技術が詳述
されている。

16ビットセンサモードでは、パラレルポートは入力又
は出力データ転送ポートとして機能する。以下の方向の
欄に記載されている入出力の各モードでは、以下に表示
したことが当てはまる。

16ビットセンサモードでは、全パラレルポート122、1
24、126、128がメッセージフォーマットのデータのみを
用いる。パラレルポートのエラー処理は、プロトコルエ
ラーが生じた場合に、転送が中止され、ポートが未使用
状態にされ、「ポート同期ハンドシェイクエラー」フラ
グがコンピュータインターフェース状態ワードに付け加
えられる。EXFは適用されない。

32ビットセンサモードでは、以下の方向の欄に示され
ている入出力の各モードは、以下に示したことが当ては
まる。

16ビットパラレルポートの場合のように、エラー処理
及び外部機能は同じである。

以下の表3a−3dはコンピュータインターフェース11の
ための総べての外部機能の説明である。

第４図は第１図の演算素子コントローラ17の図であ
る。演算素子コントローラ17は、第１アドレス発生器17
0を有している。第１アドレス発生器170は、一般的目的
のアドレス発生器論理回路171と、制御格納メモリアド
レス論理回路172と、データ格納メモリアドレス論理回
路174と、マイクロ格納メモリアドレス論理回路175との
４個のアドレス発生器論理回路を有している。第１アド
レス発生器170は、制御格納バス16を介して制御格納メ
モリ15に接続されている。

制御格納メモリ15は、以下に詳述する制御格納及びデ
ータ格納アドレス発生器を有する第２アドレス発生器17
6にも接続されている。第２アドレス発生器176の両アド
レス発生器を、以下ではそれぞれ制御格納アドレス発生
器176a及びデータ格納アドレス発生器176bとして記載す
る。制御格納アドレス発生器176a及びデータ格納アドレ
ス発生器176bは、外部インターフェースユニット11及び
制御格納メモリ15にも接続されている。

一般的目的のアドレス発生器論理回路171と、制御格
納メモリアドレス論理回路172と、データ格納メモリア
ドレス論理回路174とを含む第１アドレス発生器170から
の出力、及び制御格納アドレス発生器176aとデータ格納
アドレス発生器176bとを含む第２アドレス発生器176か
らの出力は、メモリアクセスコントローラ178の入力に
接続されている。第４図に示すように、メモリアクセス
コントローラ178は制御格納及びデータ格納の両仲裁回
路を有している。制御格納仲裁回路は仲裁論理部180及
びマルチプレクサ182を有しており、データ格納仲裁回
路はほぼ同じものであり、仲裁論理部184及びマルチプ
レクサ186を有している。各アドレス発生器回路からの
出力は、メモリアクセスコントローラ178に接続されて
いて、制御格納要求ラインは制御格納仲裁論理部180に
接続されている一方で、データ格納要求ラインはデータ
格納仲裁論理部184に接続されている。また、対応する
制御格納及びデータ格納アドレスラインは対応する制御
格納マルチプレクサ182及びデータ格納マルチプレクサ1
86に接続されている。

第5a〜ｃ図はアドレス発生器170、制御格納アドレス
論理部172及びデータ格納アドレス論理部174、並びにマ
イクロ格納アドレス論理部175のそれぞれのデータの流
れを詳細に示す略図である。第5a図に関して、アドレス
発生器170は制御格納バス16とインターフェースで接続
する入力レジスタ200を有している。第１の２入力マル
チプレクサ202は入力バス203と４入力マルチプレクサ20
8との間に接続されている。入力バス203は、第１出力が
４入力マルチプレクサ208及び出力マルチプレクサ232に
接続されているレジスタファイル204にも接続されてい
る。レジスタファイル204の第２出力は第２の２入力マ
ルチプレクサ230に接続されている。４入力マルチプレ
クサ208及び第３の２入力マルチプレクサ210の出力は、
演算ユニット212に接続されている。演算ユニット212の
出力は第４の２入力マルチプレクサ214を介してデータ
及び制御格納アドレス論理部176a、176bに接続されてい
る。マルチプレクサ214は通常の又はビット反転アドレ
ス指定を選択する。更に、演算ユニット212の出力は、
第５の２入力マルチプレクサ228にフィードバックされ
る。第５の２入力マルチプレクサ228はレジスタファイ
ル204及び拡張レジスタファイル206に入力を提供する。
拡張レジスタファイル206の出力は、第３の２入力マル
チプレクサ210の第２入力に接続されている。第３の２
入力マルチプレクサ210の出力は、演算ユニット212の第
２入力に接続されている。

レジスタ218は、条件付きの演算を制御するフラグと
して用いられている。マルチプレクサ216は、演算ユニ
ット212から出力されるキャリー出力（CO）、ゼロより
小（LT）、ゼロに等しい（E0）、ゼロより大（GT）の４
個のフラグ出力の一つを選択する。条件付演算ユニット
の演算は、フラグが真（TR）又は僞（FA）の状態で実行
される。２個のANDゲート224はデータ格納メモリ13a、1
3bの書き込み可能信号を生成する。書き込み可能信号は
レジスタ226により個々に制御されるか、レジスタ222に
より一括して制御される。レジスタ222は、マルチプレ
クサ220により供給される選択に従って保持されている
か前記フラグからロードされる現在の値を設定又は消去
する。

第5b図は、制御格納アドレス論理部172及びデータ格
納アドレス論理部174を示す。両回路はデータ格納アド
レス論理部174に加算器が付加されていることを除いて
相互に類似している。説明のために、データ格納アドレ
ス論理174は、第5a図の演算ユニット212により入力が供
給される２入力マルチプレクサ234、238を有している。
第１の２入力マルチプレクサ234の出力は、レジスタ236
により第２の２入力マルチプレクサ238に接続されてい
る。第２の２入力マルチプレクサ238の出力は、レジス
タ240により加算器250の入力に接続されている。複数個
のゼロが0MSB入力ラインにより表示されるワードのこの
部分に付け加えられる。レジスタ240により供給される1
6ビットワードは、0MSBラインからの５ビットと結合し
て、21ビットメモリワードが生成される。このメモリワ
ードにより広大なメモリ空間のアドレス指定をすること
ができる。３入力マルチプレクサ238の残りの入力は、
３入力マルチプレクサ246を介して第２加算器248から供
給される。

レジスタ204はレジスタ244を介して加算器250の第２
入力に出力を供給する。加算器250の出力は、レジスタ2
52を介してデータ格納メモリ13に接続されている。複数
個のゼロがレジスタファイル204の出力と再び結合し
て、0LSB入力ラインを用いた21ビットワードが供給され
る。第２の加算器は、第２入力が３入力マルチプレクサ
246を介して演算ユニット212に接続されている。

第5c図は、マイクロ格納メモリ18のアクセスに用いら
れるマイクロ格納アドレス発生器論理回路175を示す。
マイクロ格納アドレス発生器論理回路175の構成は、第5
c図により明らかなので、詳細は述べない。マイクロ格
納アドレス発生論理回路175には、ジャンプ、ステッ
プ、ブランチの３種類の動作モードがある。ジャンプモ
ードはマイクロ格納プロミティブルーチンの実行開始に
用いられる。このルーチンの開始アドレスは制御格納メ
モリ15に格納されている。ジャンプモードは、制御格納
バス16を介して制御格納メモリ15から開始アドレスをマ
ルチプレクサ274を経てレジスタ276、278に読み込むこ
とにより実行される。ステップモードはレジスタ276の
内容を増加することにより実行される。ブランチモード
は、加算器272を用いてマイクロインストラクションか
らのオフセット値をレジスタ274の現在の内容に加える
ことにより実行される。レジスタ278、282、284は所望
の信号タイミングを提供する遅延レジスタである。

一般に、第４図のアドレス発生器170は次のように作
動する。演算ユニット212は、アドレス及び制御の演算
に用いられる。レジスタファイル204は中間値の格納に
用いられる。拡張レジスタファイル206は、インターフ
ェースユニット11からの入出力転送状態、マイクロ格納
メモリ18からの直接のデータ、及びプログラム制御値の
格納に用いられる。マルチプレクサ208、210は、演算ユ
ニット212用の様々な入力源の選択をする。マルチプレ
クサ228は、演算ユニット212の出力又はアドレスレジス
タの一つの出力を選択してレジスタファイルにロードす
る。レジスタ232及びマルチプレクサ230は、制御格納メ
モリ15に書き戻されるデータのフォーマットに用いられ
る。

第６図は、２個のアドレス発生器176a、176bを有する
第２アドレスレジスタ176を示す図である。特に、アド
レス発生器176aは、入力が制御格納バス16に接続されて
制御格納データを受信するキャッシュメモリ190を有し
ている。キャッシュメモリ190の出力は、オフセット、
カウント、バイアス、セグメントのデータ信号より成
る。この中で、オフセット及びセグメントの両信号は、
データ格納メモリ13に接続されている出力加算器198に
供給される。バイアス及びオフセットの両信号は第２加
算器194に供給される。第２加算器194は、両信号を結合
してキャッシュメモリ190に新しいアドレス情報を重ね
書きする。減少論理196はカウント信号を用いて、デー
タ格納メモリ13へ転送するワード又はデータ格納メモリ
13から転送されるワード数を転送中に数える。

コントローラ192は外部インターフェースユニット11
に接続されていて、制御格納及びデータ格納要求信号を
供給する。ポート及びチャンネル信号も外部インターフ
ェースユニット11により供給される。ポート及びチャン
ネル信号は、図示のように０と結合して、キャッシュメ
モリ190のアドレス指定に用いられる制御格納アドレス
になる。

コントローラ192は外部インターフェースユニット11
からのメモリ要求を受け取って制御格納及びデータ格納
メモリ要求を生成する。転送を行なう特定のデータポー
ト（Ａ、Ｂ、Ｃ、Ｄ）を指定するパラレルポート情報、
及び外部インターフェースユニット11により支持されて
いる特定のチャンネルを指定するチャンネル情報は、キ
ャッシュメモリ190に供給され、制御格納メモリアドレ
スが供給される。

制御格納及びデータ格納要求並びに制御格納アドレス
は、キャッシュメモリ190に格納されているパラメータ
の読み込みに用いられる。パラメータからデータ格納メ
モリアドレスが生成される。パラメータには、オフセッ
ト、ワードカウント、バイアス、及びセグメントデータ
が含まれる。オフセット及びセグメントの両データは、
通常のように結合されてデータ格納メモリアドレスにな
る。バイアス及びオフセットの両データは、結合されて
キャッシュメモリ190に格納される新たなオフセットに
なる。カウントデータは減少されてキャッシュメモリ19
0に格納される。

第5a図に戻って、拡張レジスタファイルは、プログラ
ムカウンタ（PC）、管理ポインタ（EP）、状態フラグ
（CF）、メイルマスク（MM）、メイルフラグ（MF）、ト
ラップマスク（TM）、マイクロ格納カウンタ（MPC）レ
ジスタを有している。制御格納メモリはメモリ割り当て
機構を有しているので、チャンネル毎のオフセット、カ
ウント、バイアス、セグメントの各パラメータを含むI/
Oパラメータは下部のメモリに格納される。この部分の
上部は管理バッファであり、アプリケーションプログラ
ムがメモリー空間の残りを占める。マイクロ格納メモリ
は、演算素子コントローラ17により用いられるプリミテ
ィブを格納する。

第７図は、格納されているワードの最下位及び最上位
の部分を格納する２個のランダムアクセスメモリより成
る制御格納メモリ15を示す。制御格納メモリ15は制御格
納アドレスマルチプレクサ182を介して制御格納アドレ
ス論理部172に接続されていて、制御信号は仲裁論理部1
80から制御格納メモリ15に供給される。

第８図は、データ格納インターフェース論理部22aを
同論理部とデータ格納メモリ13aとのインターフェース
と併せて示している。データ格納メモリ13aも、格納さ
れているワードの最下位及び最上位の部分を格納する２
個のランダムアクセスメモリ部から成る。データ格納イ
ンデックス論理部22aを有する論理部の残りは、第８図
には示さず、詳述もしない。アドレスは、データ格納ア
ドレス論理部174内のレジスタ252を通ってデータ格納ア
ドレスマルチプレクサ186を介してデータ格納インデッ
クス論理部22aに供給され、制御信号は仲裁論理部184か
らデータ格納インデックス論理部22aに供給される。

演算素子コントローラ17用の制御ライン又は論理部は
図示されていない。しかしながら、次の表４に操作コー
ド簡略記憶（opcode mnemonics）を有する64ビットマイ
クロコードワードを示す。その内の36〜63ビットが演算
素子コントローラ17により用いられる。表４に用いた略
号の意味は以下の通りである。MODはモデファイアフィ
ールド、OPERはオペレータフィールド、OP1及びOP2はバ
ス、レジスタ、又は直接のデータ及び制御を表わす一般
的なオペランド、CRはCSアドレスフィールド、DRはDSア
ドレスフィールド、CSはCSアクセスフィールド、DSはDS
アクセスフィールドである。

表5aはアドレス発生器のオペランドの一覧表である。
オペランドは、以下に示すように、レジスタ、バスの内
容又は直接のデータ、及び制御値である。表5bはアドレ
ス発生器のモディファイルの一覧表である。モディファ
イアは、アドレス発生器オペレータ機能との関係で実施
される補助操作を表わす。

表6a〜6lは、データを表示されているようにソースと
指定ファイルとの間で移動させるためのモディファイ
ア、オペレータ、オペランドの有効な組み合わせを示
す。第１欄のモディファイアは、どれも第２欄及び両OP
欄に列挙されているどのオペレータとも組み合わせるこ
とができる。

表7a〜7dは、演算素子コントローラ17用の簡略オペレ
ーションコード（簡略OPコード）を示している。

外部インターフェースユニット11用の簡略操作コード
を表8a及び8bに示す。

第９図は、この発明のレジスタ及び演算論理ユニット
20aのデータの流れを詳細に示す図である。この図に
は、レジスタ及び演算論理ユニット20aへの複数本のデ
ータ入力ラインが示されている。複数本のデータ入力ラ
インは、制御格納入力ライン430、マルチプライア入力
ライン431、及びデータ格納入力ライン432からなる。制
御格納及びデータ格納入力ライン430、432は、それぞれ
が制御及びデータアンパッキング論理434、436を介して
第１の３入力マルチプレクサ438に接続されている。第
１のマルチプレクサは、第１のレジスタ440を介して第
２のマルチプレクサ442に接続されている。

第２のマルチプレクサ442は、32ビット掛ける32ワー
ドレジスタファイル444に接続されている。32ビット掛
ける32ワードレジスタファイル444の両出力Ａ及びＢ
は、図示のように両２入力マルチプレクサ446、448に接
続されている。第１のレジスタ440は、バイパス路458に
より第１の２入力マルチプレクサ446にも接続されてい
る。両２入力マルチプレクサ446、448は、それぞれ固定
小数点及び浮動小数点の演算を行なう２個の並列論理ユ
ニット450a、450bを有する演算論理ユニット450に接続
されている。

演算論理ユニット450は、第３の２入力マルチプレク
サ452によりリミッタ／シフタ論理454に接続され、次
に、４ワード先入れ先出し（FIFO）バッファ456に接続
されている。演算論理ユニット450とレジスタファイル4
44との間には第１のフィードバックループ453が設けら
れている。このループは第10図に詳細に示されている。
演算論理ユニット20a内を流れる信号を制御するため
に、リミッタ／シフタ論理454とFIFOバッファ456との間
の点から第２の３入力マルチプレクサに掛けて第２のフ
ィードバックループ459が設けられている。先入れ先出
しバッファは、第１図及び第８図に示すように、緩衝さ
れたパッキング論理ユニット460、462により制御格納及
びデータ格納メモリ15、13、並びにマルチプライア14a
及びデータ格納インターフェース論理（DSIL）22に接続
されている。

演算論理ユニット450と演算素子コントローラ17との
間をインターフェースする制御及びタイミング論理466
が設けられている。この制御及びタイミング論理466
は、第9a図に示したように状態フラグ、条件フラグ、そ
の他の情報をコントローラに提供する。制御及びタイミ
ング論理466及びその相互接続は、第9a図に明示されて
おり、ここでは詳細は述べない。

プロセッサ450は２個のプロセッサ、即ち、固定小数
点プロセッサ450a及び浮動小数点プロセッサ450bを有し
ている。両プロセッサ450a、450bは、第9b図に示すよう
に、出力が第３の２入力マルチプレクサを介してリミッ
タ／シフタ論理回路452に接続されている。

第10図は、この発明のレジスタファイル444並びに固
定小数点及び浮動小数点プロセッサ450を詳細に示す図
である。固定小数点及び浮動小数点プロセッサ450は、
レジスタファイル444からの出力Ｂ′を受信する２個の1
6ビット固定小数点インクリメンタ470、472を有してい
る。両ビット固定小数点インクリメンタ470、472は、相
互に結合してレジスタファイル444へのフィードバック
ループを提供している。

第１の２入力マルチプレクサ446の出力は、32ビット
浮動小数点演算ユニット474の一方の入力及び16ビット
固定小数点演算論理ユニット476、478のそれぞれの第１
入力に供給される。第２の２入力マルチプレクサ446の
出力は、32ビット浮動小数点演算ユニット474の第２入
力及び16ビット固定小数点演算論理ユニット476、478の
それぞれの第２入力に供給される。ANDゲート480及び第
３及び第４の２入力マルチプレクサ482、484は、16ビッ
ト固定小数点演算論理ユニット476、478と、２個の16ビ
ット固定小数点インクリメンタ470、472とを図示のよう
に相互接続している。両16ビット固定小数点演算論理ユ
ニット476、478の出力は、２入力マルチプレクサ452の
一方の入力に供給されている。32ビット浮動小数点演算
ユニット474の出力は、２入力マルチプレクサ452の第２
の入力に供給されている。

レジスタ及び演算ユニット20aは、レジスタファイル4
44を用いて複数のデータワードを格納する。演算論理ユ
ニット20aは、固定小数点及び浮動小数点演算処理を行
う両並列演算論理ユニットを用いてデータワードを処理
する。インターフェース論理は、格納のためにデータワ
ードをレジスタファイル444に選択的に転送するか、処
理のためにデータワードを演算論理ユニットに選択的に
転送する。

レジスタ及び演算論理ユニット20aは、多重データフ
ォーマットを同時に処理することのできるスプリットパ
イプラインアーキテクチャーを有している。データフォ
ーマットには、二重16ビット固定小数点、32ビット固定
小数点、32ビット浮動小数点、及び論理データ処理の各
フォーマットが含まれている。処理後レジスタには、リ
ミッタ／シフタレジスタ、長さを選択可能でレジスタパ
イプラインの長さを制御する４ワード先入れ先出しバッ
ファ、及び処理されたデータワードを並ばせる論理が含
まれる。

レジスタファイル444及び固定小数点演算論理ユニッ
トは、選択的に相互に接続されて累算器として機能す
る。この機能によりデータワードが処理されて、両32ビ
ットデータワードが累積されて、２個のレジスタファイ
ルワードからなる64ビットデータワードになる。あるい
は、二重16ビットデータワードが蓄積されて、32ビット
データワードになる。二重16ビットフォーマットを用い
た処理は、比較的短いコードで様々な信号処理アルゴリ
ズムを実行することのできるポテンシャルオーバーフロ
ースキームを採用している。

第11図はレジスタファイル444を詳細に示す図であ
る。レジスタファイル444は、データ入力Ｂ及びＢ′を
受信する入力マルチプレクサ490、及び２個の16ワード3
2ビットレジスタ492、494を有している。両レジスタ49
2、494の出力Ａ及びＢは、それぞれ出力マルチプレクサ
496、498に接続されている。両出力マルチプレクサは、
Ａ、Ｂ両データを結合して完全なＡ及びＢの各ワードを
形成する一方で、第１のレジスタファイル444のＢ出力
はＢ′出力を提供する。

レジスタ及び演算論理ユニット20の図には制御ライン
や論理は図示されていない。しかしながら、先に提示し
た表４には簡略OPコードを有する64ビットワードが示さ
れている。64ビット中最初の28ビットは、０〜27として
示されており、第9a図のレジスタ及び演算論理ユニット
10により使用される。表４にRALU及びメモリアクセスと
して示されているビットの組は、レジスタ及び演算論理
ユニット20に関連している。これらのOPコードは先の表
7c及び表7d、並びにこの発明のレジスタ及び演算論理ユ
ニット20の制御論理の構成に使用されるマイクロコード
インストラクションのセットの意味を提供する以下の表
９、表10、表11に記載されている。

第12図にこの発明の信号処理装置10と共に用いられる
マルチプライア14を示す。同図には第１図の信号処理装
置10の様々なコンポーネントとの接続も示されている。
マルチプライア14は、制御格納及びデータ格納バス33
6、338に接続されている制御格納及びデータ格納取り出
し論理332、334を有する入力論理回路330を備えてい
る。５入力マルチプレクサ340及び３入力マルチプレク
サ342である２個の多重入力マルチプレクサは、入力が
対応する取り出し論理332、334に接続されて同論理の出
力データ信号を受信する。取り出し回路332、334の出力
は各論理回路332、334から３入力マルチプレクサ342、
及び５入力マルチプレクサ340に供給される。

両マルチプレクサ340、342の出力は、第１及び第２レ
ジスタ344、346を介してマルチプライアユニット350及
び指数処理装置362に供給される。更に、レジスタ344の
出力は、自らの出力が入力としてフィードバックされて
いる第３のレジスタ348を介してデータパス356に沿って
５入力マルチプライア340に供給される。マルチプライ
アユニット350及び指数処理装置362の出力は、マルチプ
ライア出力レジスタ352に供給される。出力レジスタ352
の出力は、データパス358に沿って５入力マルチプレク
サ340の入力、並びにシステム10のレジスタ及び演算論
理ユニットに供給される。

信号処理装置10では、信号はレジスタ及び演算論理ユ
ニット20からマルチプライア14に供給される。入力信号
は、データパス354に沿って両マルチプライア340、342
の残りの入力に供給される。

状態／モード論理回路360は、制御格納バス336及びマ
ルチプライアユニット350に接続されている。状態／モ
ード論理回路360は、状態、モード、トラップ信号をシ
ステムの様々なコンポーネントに供給して、マルチプラ
イア14及びシステム10の他のコンポーネントを介してデ
ータの適切な経路を確保する。状態／モード回路360の
データ領域及びマルチプレクサの詳細は、第12図に明確
に示されているので、これについてはここでは述べな
い。

第13図は、この発明のマルチプライアユニット350の
詳細な図である。マルチプライアユニット350は、修正
ブース（Booth）アルゴリズムを実行するように構成さ
れた第１及び第２の選択的に接続される並列パイプライ
ンマルチプライアパス370、372を有している。修正ブー
スアルゴリズムは、この技術分野では広く知られてお
り、1985年４型のIEEE Journal of Solid−State C
ircuits、第SC−20巻、第２号、542−547ページのDenni
s Ａ Henlin et alの著作による「Ａ 16 Bit ×
16 Bit Pipelined Multiplier Macrocell」とい
う題目の論文、及びK.Hwangの著書「Computer Arithme
tic」、New York:Wiley、1979に幾らか詳細に記載され
ている。

２本のマルチプライアパス370、372は、それぞれ第１
及び第２データワードの最下位ワード及び最上位ワード
を処理する。これらは、AL、BL及びAM、BMとして示され
る。これらのデータワードは、第１及び第２のレジスタ
により提供される信号から派生される。各マルチプライ
アパス30、372は、修正ブースアルゴリズムに従って被
乗数AL、BLを再符号化する２個の再符号器374、376及び
378、380を有している。各再符号器374、376、378、380
の出力は、対応するマルチプライア382、384、386、388
に供給される。

第１パイプラインレジスタ406a、406bは、対応するパ
ス370、372の２個のマルチプライア382、384及び386、3
88の間に配置されている。第２パイプラインレジスタ40
8a、408bは、各パス370、372の第２マルチプライア38
4、388の後に配置されている。各パス370、372の第２マ
ルチプライア384、388の出力には、修正ブースアルゴリ
ズムにより必要な加算器390、392が設けられている。第
２の組の加算器394、396は、それぞれが対応する各パス
の第２マルチプライア384、388、及び各マルチプライア
パス370、372の加算器390、392に接続されている。第２
の組の各加算器394、396の出力は、出力レジスタ410a、
410bに接続され、両レジスタからマルチプライア350の
積が出力される。

第１マルチプライアパス370は、様々な点で第２マル
チプライアパス372に接続されている。各パスの第１及
び第２マルチプライアは、２本のデータパス400、402を
介して相互に接続されている。一方、第１パスの２個の
マルチプライアを分離しているレジスタは、データパス
404を介して第２パス372の第２マルチプライア388に接
続されている。最下位ワードを処理する第２マルチプラ
イアパスの加算器は、出力が第２マルチプライアパスの
加算器394に選択的に接続されてキャリー入力を加算器3
94に供給する。これらの接続は、２本のパス370、372が
単独に又は並列に作動して、接続されているデータパス
に応じて24ビットづつ又は16ビットづつのデータを処理
する。このように相互接続されているデータパス370、3
72は、32ビット浮動小数点データを処理する際に選択的
に作動され、16ビット固定小数点データを処理する際に
は作動されない。

マルチプライア14は以下のように動作する。乗算され
るデータは２本のデータバス336、338に沿って供給され
る。もっとも、信号処理装置10の実施に際しては、レジ
スタ及び演算論理ユニットからのデータパスが付加的に
供給される。16ビット固定小数点フォーマットか32ビッ
ト浮動小数点フォーマットのいずれかのデータが供給さ
れる。

デュアル16ビットモードでは、各パスのデータは最下
位ワード及び最上位ワードに仕切られて、マルチプライ
アユニット350に供給される。デュアル16ビット固定小
数点モードでは、２本の並列マルチプライアパス370、3
72は相互接続されておらず、両パスぱデータを処理して
通常の方法で16ビットの内積及び外積を生成する。マル
チプライア350が32ビット浮動小数点モードで動作して
いる際には、２本のマルチプライアパス370、372は相互
に接続され、32ビットのワイドデータパスの24ビットが
乗算処理に用いられる。付加的な８ビットは、指数処理
装置362によりほぼ通常の方法で並列処理される指数よ
りなる。

マルチプライア14は、データバス336、338を使う必要
のない乗算にも備えている。この乗算は、データに各ク
ロックパルス中に変化しないデータを掛けるものであ
り、レジスタ348及び５入力マルチプレクサ340へのルー
プにより達成される。先に用いられたデータは、このフ
ィードバックループにより、クロックパルス一つ置きに
再利用することができるようになる。更に、マルチプラ
イア14の最終生成物は、データパス358を介して５入力
マルチプレクサに戻って被乗数として用いられる。

マルチプライアは２個の32ビットデータワードに作用
し、16ビット掛ける16ビットの乗算を２回、又は24ビッ
ト掛ける24ビットの乗算を１回実施する。３クロック遅
延した後に、２個の32ビット又は１個の48ビットの積が
固定及び浮動小数点演算の出力として得られる。乗算と
平行して、浮動小数点の積の指数が計算される。

マルチプライア14は、１クロックパスル置きに複雑な
演算固定小数点の積を形成することができる。２個の16
ビット掛ける16ビットの固定小数点の積又は１個の32ビ
ット浮動小数点の積は、クロックパルス毎に開始され、
結果は固定パイプライン遅延の後に連続的に得られる。
固定及び浮動小数点パイプライン演算を32ビット浮動小
数点演算に差し込んでも良い。32ビット入力オペランド
は、３個の外部入力（CSDATA、DSDATA、RALU）、又は最
新の出力積から選択される。

マルチプライア14は、所定のデータワード長（32ビッ
ト）を有する複数個の又は選択された入力ワードに基づ
いて、複雑な固定及び浮動小数点演算乗算を実行する。
第１及び第２の選択的に相互接続された並列パイプライ
ンマルチプライアパスは、修正ブース（Booth）アルゴ
リズムを実行するように構成されている。２本のマルチ
プライアパスは、入力ワードの最下位ワード及び最上位
ワードを処理する。各マルチプライアパスは、修正ブー
スアルゴリズムに従って被乗数を再符号化する再符号化
器を２個有している。第１のマルチプライアパスは、様
々な点で第２のマルチプライアパスに接続されている。
これらのデータパスは、32ビット浮動小数点データを処
理する際に選択的に作動されて、16ビット固定小数点デ
ータを処理する際に停止される。

マルチプライア14の並列及び差し込みアーキテクチャ
ーにより、32ビットデータ入力を16ビット掛ける16ビッ
トの固定小数点データワードフォーマットか、32ビット
の浮動小数点ワードフォーマットのいずれかの処理が可
能となる。両マルチプライアパスを選択的に取り外すこ
とにより、16ビット掛ける16ビットの固定小数点データ
ワードの形態で、32ビットの入力データワードの処理が
可能となり、２個の16ビット掛ける16ビット固定小数点
の積を生成する。２本のマルチプライアパスを相互に選
択的に接続することにより、１個の32ビット浮動小数点
データワードを処理して１個の32ビット浮動小数点の積
を生成することができる。

マルチプライアは、自らと並列に接続されて、マルチ
プライア14により実施される浮動小数点の掛け算に関連
した指数値を処理する指数処理装置をも有している。

マルチプライア14の図には制御ラインや論理は示され
ていない。しかしながら、先の表４には簡略OPコードを
有する64ビットワードが示されている。64ビットワード
中28〜35ビットは第12図のマルチプライア14が使用す
る。表４にマルチプライア及びメモリアクセスとして示
されているビットの組は、マルチプライア14に関連して
いる。これらのOPコードは、先の表7c及び7d、並びに以
下の表11ないし13に記載されている。表11ないし13に
は、この発明のマルチプライア14の制御論理の構成に用
いられる制御格納ワード（CSDATA）及びデータ格納ワー
ド（DSDATA）用のマイクロコードインストラクションセ
ットの意味が示されている。マルチプライア14用のEIUC
停止モードインストラクションは、先の表10に示されて
いる。

以上に多重メモリを用いて多重データフォーマットで
作動する分離したパイプラインアーキテクチャーを有す
る新規で改善された信号処理装置を記載した。この発明
の信号処理装置は、32ビット浮動小数点又は16ビット固
定小数点の演算を行なうことができ、16台までの同様の
処理装置とネットワークを構築することができる。ここ
に述べた実施例は、この発明の原理を適用した様々な実
施例の幾つかを例示したものに過ぎないことに注意され
たい。当業者であれば、この発明の趣旨を逸脱しない範
囲でさまざまな装置を形成することができることは明ら
かである。

【図面の簡単な説明】

第１図はこの発明に基づく信号処理装置のブロック図、 第２図は外部インターフェースのブロック図、 第3a−ｆ図は第２図のコンピュータインターフェースの
トライステートバッファ制御回路のブロック図及びその
タイミング図、 第４図は第１図の信号処理装置に用いられる演算素子制
御装置の線図、 第5a−ｃ図は、第４図の演算素子制御装置の第１アドレ
ス発生器の論理回路を示す詳細なデータフロー図、 第６図は第４図の演算素子制御装置の第２アドレス発生
器を有する回路を示す図、 第７図は、第１図の信号処理装置に用いられる制御格納
メモリを示す図、 第８図は、第１図の信号処理装置に用いられるデータ格
納インターフェース論理及びデータ格納メモリを示す
図、 第9a図は、第１図の信号処理装置に用いられるレジスタ
及び演算論理ユニットの図、 第9b図は、第9a図のレジスタ及び演算論理ユニットの固
定及び浮動小数点処理装置の詳細な図、 第10図は、第9a図のレジスタ及び演算論理ユニットのレ
ジスタファイル並びに固定及び浮動小数点処理装置の詳
細な図、 第11図は、第9a図のレジスタ及び演算論理ユニットのレ
ジスタファイルの詳細な図、 第12図は第１図の処理装置に用いられるマルチプライア
の図、 第13図は第12図のマルチプライアのマルチプライアユニ
ットの図である。 10……信号処理装置、11……インターフェース手段、13
……データ格納メモリ、14……マルチプライア、15……
制御プログラムメモリ、17……演算素子制御手段、18…
…マイクロプログラムメモリ、20……演算論理ユニッ
ト、120……シリアル制御ポート、122、124、126、128
……双方向パラレルポート、AE−０、AE−１……パイプ
ライン演算素子

フロントページの続き (72)発明者 スチーブン・ピー・デイビース アメリカ合衆国、カリフォルニア州 91761、オンタリオ、エス・ホームズ・ プレイス 2550 (72)発明者 ハンス・エル・ハベレダー アメリカ合衆国、カリフォルニア州 92667、オレンジ、イー・スモーキー 6309 (72)発明者 アール・ロイド・ハリソン アメリカ合衆国、カリフォルニア州 92663、フラートン、ダブリュ・ファー ン・ドライブ 1754 (72)発明者 ドナルド・エム・ホップ アメリカ合衆国、カリフォルニア州 92686、ヨーバ・リンダ、チェストナッ ト・ストリート 17060 (72)発明者 ジョージ・ジー・リッカー アメリカ合衆国、カリフォルニア州 92631、フラートン、レイブン・ヒル 2032

Claims (10)

(57)【特許請求の範囲】
1. 【請求項１】外部装置と制御信号及びデータ信号の送受
   をするインターフェース手段（11）と、 マイクロプログラムメモリ（18）及び制御プログラムメ
   モリ（15）を有する演算素子制御手段（17）と、 演算素子制御手段（17）に接続された複数個のパイプラ
   イン演算素子（AE−0,AE−１）とを備え、 インターフェース手段（11）はシリアル制御ポート（12
   0）及び複数個の双方向性の構成可能なパラレルポート
   （122,124,126,128）を有し、複数個のパラレルポート
   は個々のパラレルポートとして、又は２個の連結された
   ポートの結合データパスを有する１個のポートを構成す
   る連結された対として構成可能であり、 演算素子制御手段（17）は、制御プログラムメモリにア
   プリケーションプログラムをロードして格納されている
   プログラムを実行し、制御及びデータ信号の処理を制御
   し、 複数個のパイプライン演算素子（AE−Ｏ、AE−１）は、
   各々がデータ格納メモリ（13）、マルチプライア（1
   4）、並びにレジスタ及び演算論理ユニット（20）を有
   しており、制御プログラム及びマイクロプログラムメモ
   リ（15,18）に格納されているインストラクションに従
   って、データ格納メモリ（13）をインターフェース手段
   に接続してデータ信号の受信及び格納を行ない、データ
   格納メモリ（13）をマルチプライア並びにレジスタ及び
   演算論理ユニット（20）に接続してデータ格納メモリ
   （13）に格納されているデータについて固定及び浮動少
   数点演算をすることを特徴とする信号処理装置（10）。
2. 【請求項２】コンピュータインターフェース（11）は、 シリアル入力ポート（120）及び制御信号出力ポート（1
   38）の間を接続して制御信号の送受を果たすシリアル制
   御ポート手段（130）と、 第１パラレル入力ポート（122）及び制御信号出力ポー
   ト（138）の間を接続して制御信号の送受を果たし、第
   １パラレル入力ポート（122）及び出力ポートの間を接
   続してデータ信号の送受を果たす第１パラレルポート手
   段と、 第２入力ポート（124）及び出力ポート間を接続してデ
   ータ信号の送受を果たす第２パラレルポート手段と、 シリアル及び第１パラレルの両ポート及び出力ポート
   （138）の間に接続され、第１及び第２の入力ポート（1
   22,124）と出力ポートとの間でデータ信号の制御及び選
   択的接続をする転送及び制御手段（130,136）とを特徴
   とする請求項１に記載の信号処理装置（10）。
3. 【請求項３】コンピュータインターフェース（11）は、 インターフェース（20a）が所定のパラレル転送モード
   で用いられるときに制御及びデータバスの３状態バッフ
   ァ（tristate buffers）を制御してオープンコレクタ
   特性を提供する手段を更に特徴とする請求項２に記載の
   信号処理装置（10）。
4. 【請求項４】コンピュータインターフェース（11）は、 第１パラレル入力ポート（122）及び制御信号出力ポー
   ト（138）の間で制御信号の双方向送受を可能とし、第
   １パラレル入力ポート（122）及びデータ出力ポートの
   間でデータ信号の双方向送受を可能とする第１の16ビッ
   トパラレルポートを有する第１パラレルポート手段と、 第２パラレル入力ポート（124）及びデータ出力の間で
   データ信号の双方向送受を可能とする第２の16ビットパ
   ラレルポートを有する第２パラレルポート手段とを特徴
   とする請求項２に記載の信号処理装置（10）。
5. 【請求項５】転送及び制御手段（130,136）は、選択さ
   れた16ビットパラレルポートを選択的に相互に接続し
   て、入力ポート（122,124）と出力ポートとの間に32ビ
   ットデータパスを提供する選択手段（130,136）を特徴
   とする請求項４に記載の信号処理装置（10）。
6. 【請求項６】転送及び制御手段（130,136）は、第１及
   び第２のパラレルポート手段を選択的に接続して、入力
   ポート（122,124）と出力ポートとの間に第１及び第２
   パラレルポート手段の結合データパスを有するデータパ
   スを提供する手段（130,136）を特徴とする請求項２に
   記載の信号処理装置（10）。
7. 【請求項７】演算素子制御装置（17）は、 データ格納メモリ（13）、制御格納メモリ（15）、マイ
   クロ格納メモリ（18）のそれぞれに接続されて、制御格
   納メモリ（15）から得られる制御信号に応じてそれぞれ
   のメモリアドレスを発生する第１アドレス発生手段（17
   0）と、 インターフェース（11）及び制御格納及びデータ格納メ
   モリ（15,13）に接続されて、インターフェース（11）
   から得られるメモリ要求に応じて同要求を処理し、制御
   格納メモリ（15）に格納されている制御格納メモリアド
   レス読み取りパラメータからメモリ要求に応じて制御格
   納メモリアドレスを発生する第２アドレス発生手段（17
   6）と、 第１及び第２のアドレス発生手段（170,176）に接続さ
   れ、第１及び第２のアドレス発生手段（170,176）によ
   りデータ格納及び制御格納メモリ（13,15）の各々への
   アクセスを制御するメモリアクセス制御手段（178）と
   を特徴とする請求項１に記載の信号処理装置（10）。
8. 【請求項８】第１アドレス発生手段（170）は、一般的
   目的のアドレス発生器（171）と、データ格納メモリア
   ドレス論理手段（174）と、制御格納メモリアドレス論
   理手段（172）と、マイクロ格納メモリアドレス論理手
   段（175）とを備え、 一般的目的のアドレス発生器（171）は制御格納メモリ
   （15）に接続されていて制御信号を受信し、出力が演算
   ユニット（212）で処理されてからデータ格納及び制御
   格納メモリアドレス論理手段（174,172）に供給される
   レジスタファイル（204）及び拡張レジスタファイル（2
   06）を有しており、 データ格納メモリアドレス論理手段（174）は一般的目
   的のアドレス発生器（171）とデータ格納メモリ（13）
   との間に接続されていて、一般的目的のアドレス発生器
   （171）により供給される信号に応じてデータ格納メモ
   リアドレスを生成し、 制御格納メモリアドレス論理手段（172）は一般的目的
   のアドレス発生器（171）と制御格納メモリ（15）との
   間に接続されていて、一般的目的のアドレス発生器（17
   1）により供給される信号に応じて制御格納メモリアド
   レスを生成し、 マイクロ格納メモリアドレス論理手段（175）は制御格
   納メモリ（15）及びマイクロ格納メモリ（18）に接続さ
   れていて、マイクロ格納メモリ用のメモリアドレスを生
   成することを特徴とする請求項７に記載の信号処理装置
   （10）。
9. 【請求項９】メモリアクセス制御手段（178）は、 第１及び第２アドレス発生手段（170,176）に接続さ
   れ、データ格納メモリアクセス要求と制御格納メモリア
   クセス要求との仲裁をする仲裁論理手段（180,184）を
   特徴とする請求項７に記載の信号処理装置（10）。
10. 【請求項１０】第２アドレス発生手段（176）は、 インターフェース（11）からのメモリアクセス要求を受
    信し、これを分離して制御格納メモリ（15）に関する要
    求及びデータ格納メモリ（13）に関する要求を生成する
    制御手段（192）と、 インターフェース（11）に接続されていてメモリ要求源
    に関するデータ信号を受信し、制御格納メモリ（15）か
    らの制御信号を受信し両受信信号から制御格納メモリ及
    びデータ格納メモリアドレスを生成するアドレス発生論
    理手段（176a,176b）とを特徴とする請求項７に記載の
    信号処理装置（10）。