JP2551315B2 - Method for manufacturing semiconductor device - Google Patents
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Description
【0001】[0001]
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に化合物半導体を用いたショットキーゲート
電界効果トランジスタのゲート電極形成方法に関するも
のである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly to a method of forming a gate electrode of a Schottky gate field effect transistor using a compound semiconductor.
【0002】[0002]
【従来の技術】化合物半導体を用いたショットキーゲー
ト電界効果トランジスタ(FET)では、ゲート電極の
形成方法の一つとして、半絶縁性GaAs基板上に設け
られた化合物半導体からなる動作層上に形成した絶縁膜
に、ゲート電極パターンに対応した開口を設け、該開口
内にゲート電極となる金属層を形成する方法が知られて
いる。図2の(a)〜(f)は、この従来のゲート電極
形成方法を説明するために主要工程順に示した断面図で
ある。2. Description of the Related Art In a Schottky gate field effect transistor (FET) using a compound semiconductor, one method of forming a gate electrode is to form it on an operating layer made of a compound semiconductor provided on a semi-insulating GaAs substrate. There is known a method in which an opening corresponding to a gate electrode pattern is provided in the insulating film and a metal layer to be a gate electrode is formed in the opening. 2A to 2F are cross-sectional views shown in order of main steps for explaining the conventional gate electrode forming method.
【0003】図2の(a)に示すように、半導体基板2
0の表面にエピタキシャル成長法またはイオン注入法に
より動作層21を形成し、その上にSiO2 よりなる第
1の絶縁膜22をCVD法などにより形成し、第1の絶
縁膜22上にWSiなどからなる反射膜23をスパッタ
蒸着法などにより形成し、さらに、反射膜23上にゲー
ト電極パターンに対応した開口を有する第1のレジスト
膜24を通常のフォトリソグラフィ工程で形成する。こ
こで反射膜23は、第1の絶縁膜22の厚さのバラツキ
によって露光装置の電子ビームの反射率が変化し、第1
のレジスト膜24の開口寸法にバラツキが発生すること
を防止するための膜であって、その形成は必要不可欠で
ある。As shown in FIG. 2A, the semiconductor substrate 2
The operating layer 21 is formed on the surface of 0 by the epitaxial growth method or the ion implantation method, the first insulating film 22 made of SiO 2 is formed thereon by the CVD method, and the first insulating film 22 is made of WSi or the like. Is formed by a sputter deposition method or the like, and a first resist film 24 having an opening corresponding to the gate electrode pattern is formed on the reflective film 23 by a normal photolithography process. Here, in the reflection film 23, the reflectance of the electron beam of the exposure apparatus changes due to the variation in the thickness of the first insulating film 22.
The resist film 24 is a film for preventing variation in the opening size of the resist film 24, and its formation is essential.
【0004】次に、図2の(b)に示すように、第1の
レジスト膜24をマスクとして反応性イオンエッチング
法(RIE法)などにより異方性ドライエッチングを行
い、反射膜23および第1の絶縁膜22にゲート電極パ
ターンに対応した開口を、第1の絶縁膜22の一部を残
して形成する。ここで、この開口に異方性ドライエッチ
ングを用いる理由は、微細ゲートを形成するためのゲー
ト開口パターンを制御性、再現性よく加工するためであ
る。しかしながら、微細加工に適したRIE法などによ
る異方性の高いドライエッチングでは、イオン衝撃が強
く動作層21が損傷を受け、表面近傍のキャリアが減少
してしまう。従来、第1の絶縁膜22の一部を残して反
射膜23および第1の絶縁膜22を開口しているのは、
この動作層21が損傷を受けないようにするためであ
る。Next, as shown in FIG. 2B, anisotropic dry etching is performed by a reactive ion etching method (RIE method) or the like using the first resist film 24 as a mask, and the reflective film 23 and the An opening corresponding to the gate electrode pattern is formed in the first insulating film 22 while leaving a part of the first insulating film 22. The reason for using anisotropic dry etching for this opening is to process the gate opening pattern for forming a fine gate with good controllability and reproducibility. However, in dry etching having high anisotropy by the RIE method or the like suitable for fine processing, the ion bombardment is strong and the operating layer 21 is damaged, and carriers near the surface are reduced. Conventionally, the reflective film 23 and the first insulating film 22 are opened while leaving a part of the first insulating film 22.
This is to prevent the operating layer 21 from being damaged.
【0005】次に、図2の(c)に示すように、第1の
レジスト膜24を剥離して除去し、露出した反射膜23
および第1の絶縁膜22の開口内を覆うようにSiO2
からなる第2の絶縁膜25をCVD法などにより形成す
る。次に、図2の(d)に示すように、第2の絶縁膜2
5を、先の異方性の高いドライエッチングよりイオン衝
撃が少なく動作層21が損傷を受け難いマグネトロンタ
イプのRIE法(MIE法)などにより開口側壁に第2
の絶縁膜25を残すようにエッチバックする。これによ
り、動作層21に与える損傷を抑制しつつ微細なゲート
開口を形成することができる。なお、開口の側壁に第2
の絶縁膜25を残すのは、第1の絶縁膜22に形成され
た開口の寸法以下のゲート長のゲート電極を得るのに必
要となる工程である。Next, as shown in FIG. 2C, the first resist film 24 is peeled and removed, and the exposed reflection film 23 is exposed.
And SiO 2 so as to cover the inside of the opening of the first insulating film 22.
The second insulating film 25 made of is formed by the CVD method or the like. Next, as shown in FIG. 2D, the second insulating film 2
No. 5 is formed on the side wall of the opening by a magnetron type RIE method (MIE method) or the like, which has less ion bombardment than the above highly anisotropic dry etching and is less likely to damage the operating layer 21.
Etch back so as to leave the insulating film 25. This makes it possible to form a fine gate opening while suppressing damage to the operation layer 21. The second side wall of the opening
The remaining insulating film 25 is a step necessary to obtain a gate electrode having a gate length equal to or smaller than the size of the opening formed in the first insulating film 22.
【0006】次に、図2の(e)に示すように、開口に
よって露出した動作層21の表面を含む全面にゲート電
極となる電極金属層26をスパッタ蒸着法または真空蒸
着法により形成する。次に、ゲート電極パターンを有す
る第2のレジスト膜27を通常のフォトリソグラフィ工
程によって形成する。Next, as shown in FIG. 2E, an electrode metal layer 26 to be a gate electrode is formed on the entire surface including the surface of the operation layer 21 exposed by the opening by a sputter deposition method or a vacuum deposition method. Next, a second resist film 27 having a gate electrode pattern is formed by a normal photolithography process.
【0007】次に、第2のレジスト膜27をマスクとし
て、イオンミリング法あるいはRIE法などによって電
極金属層26をエッチングする。次に、第2のレジスト
膜27を有機溶剤処理およびO2 プラズマ処理によって
剥離除去し、さらに、第1の絶縁膜22および第2の絶
縁膜25をウェットエッチングによって除去することに
より、図2の(f)に示す半導体装置が得られる。Next, using the second resist film 27 as a mask, the electrode metal layer 26 is etched by ion milling or RIE. Next, the second resist film 27 is stripped and removed by an organic solvent treatment and an O 2 plasma treatment, and further, the first insulating film 22 and the second insulating film 25 are removed by wet etching. The semiconductor device shown in (f) is obtained.
【0008】[0008]
【発明が解決しようとする課題】上述した従来のゲート
電極形成方法では、第2の絶縁膜のドライエッチングに
は、動作層への損傷の防止を目的として、解離し易く、
Fラジカルによるイオン衝撃の少ないエッチングの行え
るSF6 ガスが主に用いられる。このガスを用いてエッ
チングを行った場合、反射膜として用いられているWS
iとSiO2 との選択比が5と大きい(WSiの方がエ
ッチング速度が速い)ため、WSi膜上の第2の絶縁膜
が除去されてしまうとWSiのエッチングは短時間で終
了してしまい、開口周囲に第2の絶縁膜の高さ約0.1
μmの突起が発生する。そして、この突起は、開口内部
のSiO2 が完全にエッチングされた後にも残り、この
突起上に電極金属層を形成した場合、図2の(f)に示
すように、この突起が原因となってゲート電極に肉薄部
28が発生し、折れや破損が生じるという問題があっ
た。In the above-mentioned conventional method of forming a gate electrode, the second insulating film is easily dry-dissociated for the purpose of preventing damage to the operating layer during dry etching.
SF 6 gas that can perform etching with less ion bombardment by F radicals is mainly used. When etching is performed using this gas, WS used as a reflective film
Since the selection ratio between i and SiO 2 is as large as 5 (WSi has a higher etching rate), if the second insulating film on the WSi film is removed, the etching of WSi ends in a short time. , The height of the second insulating film around the opening is about 0.1
A protrusion of μm is generated. Then, the protrusion remains even after the SiO 2 inside the opening is completely etched, and when the electrode metal layer is formed on the protrusion, the protrusion causes the protrusion as shown in FIG. As a result, a thin portion 28 is generated on the gate electrode, and there is a problem that the gate electrode is broken or damaged.
【0009】また、SF6 以外のエッチングガス、たと
えばCHF3 などを用いた場合にはWSiとSiO2 の
選択比は1に近いため、上述したような突起は発生しな
いが、CF3 +などのイオンによる衝撃のため動作層に損
傷が入り、表面近傍のキャリアが減少してしまう問題が
あった。したがって、本発明の目的とするところは、半
導体動作層に損傷を与えることなく、開口周囲に突起の
ない良好の形状のゲート開口を形成しうるようにして、
特性の優れたかつ信頼性の高い半導体装置を提供しうる
ようにするである。When an etching gas other than SF 6 such as CHF 3 is used, the selection ratio between WSi and SiO 2 is close to 1, so that the above-mentioned protrusions do not occur, but CF 3 + or the like is used. There was a problem that the operating layer was damaged by the impact of ions, and the carriers near the surface were reduced. Therefore, an object of the present invention is to make it possible to form a gate opening having a good shape without protrusions around the opening without damaging the semiconductor operating layer.
Another object of the present invention is to provide a semiconductor device having excellent characteristics and high reliability.
【0010】[0010]
【課題を解決するための手段】上述の目的を達成するた
め、本発明によれば、半絶縁性の化合物半導体基板(1
0)上に化合物半導体からなる動作層(11)を形成し
該動作層上に第1の絶縁膜(12)を形成する工程と、
前記第1の絶縁膜の表面を覆う反射膜(13)を形成す
る工程と、ゲート領域が開口されたレジスト膜(14)
を形成し該レジスト膜をマスクとして異方性ドライエッ
チング法によって前記反射膜(13)および前記第1の
絶縁膜(12)をエッチングして前記第1の絶縁膜の一
部を残す開口を形成する工程と、前記レジストおよび前
記反射膜を除去する工程と、前記第1の絶縁膜の表面お
よび前記第1の絶縁膜の前記開口の内壁を覆う第2の絶
縁膜(15)を形成する工程と、前記第2の絶縁膜をド
ライエッチング法によりエッチバックして前記開口の側
壁に前記第2の絶縁膜を残すとともに前記開口の底面に
残されていた第1の絶縁膜を除去して前記動作層の表面
を選択的に露出させる工程と、金属層(16)を堆積し
該金属層を前記開口内に残すようにパターニングする工
程と、前記第1および第2の絶縁膜をエッチング除去す
る工程と、を有することを特徴とする半導体装置の製造
方法、が提供される。In order to achieve the above object, according to the present invention, a semi-insulating compound semiconductor substrate (1
0) forming an operating layer (11) made of a compound semiconductor on the operating layer, and forming a first insulating film (12) on the operating layer;
Forming a reflective film (13) covering the surface of the first insulating film, and a resist film (14) having a gate region opened
And etching the reflective film (13) and the first insulating film (12) by an anisotropic dry etching method using the resist film as a mask to form an opening for leaving a part of the first insulating film. And a step of removing the resist and the reflective film, and a step of forming a second insulating film (15) covering the surface of the first insulating film and the inner wall of the opening of the first insulating film. And etching back the second insulating film by a dry etching method to leave the second insulating film on the side wall of the opening and remove the first insulating film left on the bottom surface of the opening. Selectively exposing the surface of the operating layer, depositing a metal layer (16) and patterning to leave the metal layer in the opening, and etching away the first and second insulating films. Process and Method of manufacturing a semiconductor device, characterized in that, is provided.
【0011】[0011]
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図1の(a)〜(f)は本発明によるゲー
ト電極形成方法を説明するために、主要工程を工程順に
示した断面図である。まず、図1の(a)に示すよう
に、半絶縁性GaAsからなる半導体基板10上に、動
作層11として、分子線エピタキシー法(MBE法)に
より、Siを不純物とするキャリア濃度2×1017cm-3
のn型GaAs層を膜厚2000Åに成長させる。その
上にSiO2 よりなる第1の絶縁膜12をCVD法によ
り6000Åの厚さに成膜し、さらに第1の絶縁膜12
上にWSiよりなる反射膜13をスパッタ蒸着法により
1000Åの厚さに形成する。Embodiments of the present invention will now be described with reference to the drawings. 1A to 1F are cross-sectional views showing main steps in order of steps in order to explain the method of forming a gate electrode according to the present invention. First, as shown in FIG. 1A, on a semiconductor substrate 10 made of semi-insulating GaAs, a carrier concentration of 2 × 10 4 with Si as an impurity is formed as an operating layer 11 by a molecular beam epitaxy method (MBE method). 17 cm -3
The n-type GaAs layer is grown to a film thickness of 2000Å. A first insulating film 12 made of SiO 2 is formed thereon by a CVD method to a thickness of 6000 Å, and the first insulating film 12 is further formed.
A reflective film 13 made of WSi is formed on the upper surface by a sputter deposition method to a thickness of 1000Å.
【0012】続いて、フォトレジストを5000Åの厚
さにスピンコートし、乾燥させ、その後、通常のフォト
リソグラフィ工程によってゲート電極パターンに対応す
る、長さ0.45μm、幅100μmの開口を設けて、
第1のレジスト膜14を形成する。次に、図1の(b)
に示すように、第1のレジスト膜14をマスクとしてS
F6 +CF4 混合ガスを用いたRIE法により反射膜1
3を、またCHF3 +O2混合ガスを用いたRIE法に
より第1の絶縁膜12を、それぞれエッチングしてゲー
ト電極パターンに対応する形状の開口を形成する。その
際、開口の底面に第1の絶縁膜12を約1000Åの厚
さに残しておく。Then, a photoresist is spin-coated to a thickness of 5000Å and dried, and then an opening having a length of 0.45 μm and a width of 100 μm corresponding to the gate electrode pattern is formed by a normal photolithography process.
The first resist film 14 is formed. Next, FIG. 1 (b)
As shown in FIG.
Reflective film 1 by RIE method using F 6 + CF 4 mixed gas
3 and the first insulating film 12 by the RIE method using a CHF 3 + O 2 mixed gas to form an opening having a shape corresponding to the gate electrode pattern. At this time, the first insulating film 12 is left on the bottom surface of the opening to a thickness of about 1000Å.
【0013】次に、図1の(c)に示すように、第1の
レジスト膜14を有機溶剤処理およびO2 プラズマ処理
により剥離し除去した後、SF6 +CF4 混合ガスを用
いたMIE法により反射膜13を除去し、次に、開口内
壁を含む全面にSiO2 からなる第2の絶縁膜15をC
VD法により1000Åの厚さの成膜する。次に、図1
の(d)に示すように、第2の絶縁膜15をSF6 ガス
を用いたMIE法によりエッチバックして開口底面に動
作層11の表面を露出させるとともに開口側壁に第2の
絶縁膜15を残す。このエッチバック工程後の開口の長
さは、所望のゲート長の電極に対応する約0.43μm
であった。そして、図1の(d)に示すように、このエ
ッチバック工程終了後に、開口周囲に第2の絶縁膜15
の突起は見られない。Next, as shown in FIG. 1C, the first resist film 14 is stripped and removed by an organic solvent treatment and an O 2 plasma treatment, and then an MIE method using SF 6 + CF 4 mixed gas is carried out. the reflective film 13 is removed by, then, the second insulating film 15 made of SiO 2 on the entire surface including the opening inner wall C
A film having a thickness of 1000 Å is formed by the VD method. Next, FIG.
(D), the second insulating film 15 is etched back by the MIE method using SF 6 gas to expose the surface of the operating layer 11 on the bottom surface of the opening and the second insulating film 15 on the side wall of the opening. Leave. The length of the opening after this etch back step is about 0.43 μm, which corresponds to an electrode having a desired gate length.
Met. Then, as shown in FIG. 1D, after the etching back process is completed, the second insulating film 15 is formed around the opening.
No protrusion is seen.
【0014】次に、図1の(e)に示すように、開口に
よって露出した動作層11の表面を含む全面に1000
Åの膜厚のWSiと、500Åの膜厚のTiNと、20
00Åの膜厚のAuよりなる電極金属層16をスパッタ
蒸着法および真空蒸着法により順次成膜し、通常のフォ
トリソグラフィ工程によって電極金属層16をゲート電
極パターンに加工するための第2のレジスト膜17を形
成する。Next, as shown in FIG. 1E, 1000 is formed on the entire surface including the surface of the operating layer 11 exposed by the opening.
Å film thickness WSi, 500Å film thickness TiN, 20
A second resist film for sequentially forming the electrode metal layer 16 of Au having a film thickness of 00Å by a sputter deposition method and a vacuum deposition method, and processing the electrode metal layer 16 into a gate electrode pattern by a normal photolithography process. Form 17.
【0015】次に、図1の(f)に示すように、第2の
レジスト膜17をマスクとして電極金属層16をArを
用いたイオンミリング法で所望のパターンにエッチング
加工し、第2のレジスト膜17を有機溶剤処理およびO
2 プラズマ処理によって剥離除去する。さらに、第1の
絶縁膜12および第2の絶縁膜15をウェットエッチン
グにより除去することにより、ショットキーゲート電極
の形成を完了する。Then, as shown in FIG. 1F, the electrode metal layer 16 is etched into a desired pattern by an ion milling method using Ar using the second resist film 17 as a mask to form a second pattern. The resist film 17 is treated with an organic solvent and O
2 Remove by plasma treatment. Furthermore, the formation of the Schottky gate electrode is completed by removing the first insulating film 12 and the second insulating film 15 by wet etching.
【0016】このように形成された半導体装置では、図
1の(f)に示されるように、ゲート電極は肉薄部のな
い良好な形状に形成されるので、ゲート電極に折れや破
損が生じることはなくなる。また、上記製造工程におい
て、動作層11がドライエッチングによって受ける損傷
は軽微なものであるので、動作層11の表面近傍のキャ
リアの減少はほとんど見られなかった。In the semiconductor device thus formed, as shown in FIG. 1 (f), since the gate electrode is formed in a good shape without a thin portion, the gate electrode may be broken or damaged. Disappears. Further, in the above manufacturing process, the damage to the operation layer 11 due to the dry etching is slight, so that the carriers near the surface of the operation layer 11 are hardly reduced.
【0017】次に、本発明の第2の実施例を、先の実施
例の場合と同様に図1を参照して説明する。本実施例に
おいても、図1の(a)〜(c)の工程までは先の実施
例の場合と同様である。図1の(c)の状態に加工した
後のエッチバック工程において、本実施例では、高真空
状態でもラジカルが多く存在するためにイオン衝撃が少
なく動作層が損傷を受けにくいSF6 を用いたECR法
(エレクトロンサイクロトロンレゾナンス法)を適用し
た。このECR法を用いたエッチバック工程終了後にお
いて、本実施例においても図1の(d)に示すように、
開口周囲に第2の絶縁膜15のの突起は見られなかっ
た。また、この工程終了後の開口の長さは0.42μm
であった。Next, a second embodiment of the present invention will be described with reference to FIG. 1 as in the case of the previous embodiment. Also in this embodiment, steps (a) to (c) of FIG. 1 are the same as those in the previous embodiment. In the etch back step after processing into the state of FIG. 1C, SF 6 is used in this example, which has a small number of radicals even in a high vacuum state, and therefore has a small ion impact and is less likely to damage the operating layer. The ECR method (electron cyclotron resonance method) was applied. After the end of the etch back process using the ECR method, as shown in FIG.
No protrusion of the second insulating film 15 was found around the opening. The length of the opening after this process is 0.42 μm.
Met.
【0018】その後、電極金属層の堆積とそのパターニ
ングおよび第1、第2の絶縁膜の除去を行って半導体装
置を作製した。本実施例によっても、ショットキーゲー
ト電極は、図1の(f)に示されるように、良好な形状
のものが得られた。さらに、ドライエッチング損傷によ
る動作層11の表面近傍のキャリアの減少は、MIE法
の場合と同様にほとんど見られなかった。After that, a semiconductor device was manufactured by depositing an electrode metal layer, patterning the same, and removing the first and second insulating films. Also in this example, the Schottky gate electrode had a good shape as shown in FIG. 1 (f). Further, as in the case of the MIE method, almost no decrease in carriers near the surface of the operating layer 11 due to dry etching damage was observed.
【0019】[0019]
【発明の効果】以上説明したように、本発明の半導体装
置の製造方法は、電子ビーム露光時に反射膜として用い
られるWSiなどの膜を、開口を微細な形状に加工する
ための第2の絶縁膜を形成する前に除去するものである
ので、本発明によれば、動作層への損傷の少ないSF6
ガスを用いて第2の絶縁膜をエッチングした場合でもW
SiとSiO2 のエッチング速度の差が大きいために生
じる開口周囲のSiO2よりなる突起は発生せず、その
ためにこの開口上部にゲート電極を形成した場合でも、
肉薄部のない良好な形状のゲート電極を形成することが
でき、ゲート電極の折れ、破損事故を回避することがで
きる。As described above, according to the method of manufacturing a semiconductor device of the present invention, the second insulating layer for processing the opening of a film such as WSi used as a reflective film during electron beam exposure into a fine shape. According to the present invention, since the film is removed before the film is formed, SF 6 which causes less damage to the operating layer.
Even if the second insulating film is etched using gas, W
A protrusion made of SiO 2 around the opening, which occurs due to a large difference in etching rate between Si and SiO 2 , does not occur. Therefore, even when a gate electrode is formed on the opening,
It is possible to form a gate electrode having a good shape with no thin portion, and it is possible to avoid breakage or damage of the gate electrode.
【0020】また、第2の絶縁膜のエッチバック後の開
口の寸法を、FETの特性上要求される長さのゲート電
極を形成するのに適合するサイズの約0.42〜0.4
3μmとすることができる。さらに、ドライエッチング
による半導体動作層の損傷を低く抑えることができるの
で、損傷による動作層の表面近傍のキャリアの減少をほ
とんど生じさせないようにすることができる。The size of the opening after the second insulating film is etched back is about 0.42 to 0.4 which is a size suitable for forming a gate electrode having a length required for the characteristics of the FET.
It can be 3 μm. Further, since damage to the semiconductor operating layer due to dry etching can be suppressed to a low level, it is possible to prevent the reduction of carriers in the vicinity of the surface of the operating layer due to the damage.
【図1】本発明の実施例を説明するための主要工程断面
図。FIG. 1 is a sectional view showing main steps for explaining an embodiment of the present invention.
【図2】従来例の主要工程断面図。FIG. 2 is a cross-sectional view of main steps of a conventional example.
10、20 半導体基板(半絶縁性GaAs基板) 11、21 動作層(n型GaAs層) 12、22 第1の絶縁膜(SiO2 膜) 13、23 反射膜(WSi膜) 14、24 第1のレジスト膜 15、25 第2の絶縁膜(SiO2 膜) 16、26 電極金属層(WSi/TiN/Au) 17、27 第2のレジスト膜 28 肉薄部10, 20 Semiconductor substrate (semi-insulating GaAs substrate) 11, 21 Operating layer (n-type GaAs layer) 12, 22 First insulating film (SiO 2 film) 13, 23 Reflective film (WSi film) 14, 24 1st Resist film 15, 25 Second insulating film (SiO 2 film) 16, 26 Electrode metal layer (WSi / TiN / Au) 17, 27 Second resist film 28 Thin portion
Claims (3)
半導体からなる動作層を形成し該動作層上に第1の絶縁
膜を形成する工程と、前記第1の絶縁膜の表面を覆う、
露光装置のビーム源からの照射ビームを反射するための
反射膜を形成する工程と、ゲート領域が開口されたレジ
スト膜を形成し該レジスト膜をマスクとして異方性ドラ
イエッチング法によって前記反射膜および前記第1の絶
縁膜をエッチングして前記第1の絶縁膜の一部を残す開
口を形成する工程と、前記レジストおよび前記反射膜を
除去する工程と、前記第1の絶縁膜の表面および前記第
1の絶縁膜の前記開口の内壁を覆う第2の絶縁膜を形成
する工程と、前記第2の絶縁膜をドライエッチング法に
よりエッチバックして前記開口の側壁に前記第2の絶縁
膜を残すとともに前記開口の底面に残されていた第1の
絶縁膜を除去して前記動作層の表面を選択的に露出させ
る工程と、金属層を堆積し該金属層を前記開口内に残す
ようにパターニングする工程と、前記第1および第2の
絶縁膜をエッチング除去する工程と、を有することを特
徴とする半導体装置の製造方法。1. A step of forming an operating layer made of a compound semiconductor on a semi-insulating compound semiconductor substrate and forming a first insulating film on the operating layer; and covering the surface of the first insulating film .
A step of forming a reflective film for reflecting the irradiation beam from the beam source of the exposure apparatus, and a resist film having a gate region opened and using the resist film as a mask by an anisotropic dry etching method. Etching the reflective film and the first insulating film to form an opening that leaves a part of the first insulating film, removing the resist and the reflective film, and the first insulating film A second insulating film that covers the surface of the first insulating film and the inner wall of the opening of the first insulating film, and the second insulating film is etched back by a dry etching method to form the second insulating film on the sidewall of the opening. Remaining insulating film and removing the first insulating film left on the bottom surface of the opening to selectively expose the surface of the operating layer, and depositing a metal layer to form the metal layer in the opening. Putter to leave on The method of manufacturing a semiconductor device characterized by comprising the steps of packaging, and a step of etching away said first and second insulating films.
開口を形成する際に採用されるエッチング手段より、前
記第2の絶縁膜をエッチバックする際に採用されるエッ
チング手段の方が被エッチング物に対するイオン衝撃が
少ないことを特徴とする請求項1記載の半導体装置の製
造方法。2. The etching means used when etching back the second insulating film is more preferable than the etching means used when etching the first insulating film to form the opening. 2. The method of manufacturing a semiconductor device according to claim 1, wherein the ion bombardment against the etching product is small.
に採用されるエッチング手段が、マグネトロンタイプの
リアクティブイオンエッチング法またはエレクトロンサ
イクロトロンレゾナンス法を用いたものであることを特
徴とする請求項1記載の半導体装置の製造方法。3. The etching means employed when etching back the second insulating film is one using a magnetron type reactive ion etching method or an electron cyclotron resonance method. 1. The method for manufacturing a semiconductor device according to 1.
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|---|---|---|---|
| JP5062657A JP2551315B2 (en) | 1993-02-26 | 1993-02-26 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
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| JP5062657A JP2551315B2 (en) | 1993-02-26 | 1993-02-26 | Method for manufacturing semiconductor device |
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|---|---|
| JPH06318605A JPH06318605A (en) | 1994-11-15 |
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| JP (1) | JP2551315B2 (en) |
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|---|---|---|---|---|
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| CN117542733B (en) * | 2024-01-10 | 2024-04-26 | 合肥晶合集成电路股份有限公司 | Manufacturing method, circuit and chip of semiconductor structure |
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- 1993-02-26 JP JP5062657A patent/JP2551315B2/en not_active Expired - Fee Related
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| JPH06318605A (en) | 1994-11-15 |
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