JP2551385B2 - 半導体装置 - Google Patents
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- H10W72/50—Bond wires
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Lead Frames For Integrated Circuits (AREA)
- Microwave Amplifiers (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
に複数の半導体素子を並列に配置した配列運転型半導体
装置に関する。
に複数の半導体素子を並列に配置した配列運転型半導体
装置に関する。
【０００２】
【従来の技術】複数個の半導体素子を並列に配置し、並
列運転させる半導体装置ではその装置の動作効率を高め
るために、並列配置された半導体素子の入力及び出力信
号の電気的位相をそろえることが従来より課題であっ
た。例えば、２つのトランジスタを並列運転させ、１つ
のトランジスタが出しうる電力の２倍の電力を得る増幅
器等を作る場合、２つのトランジスタに入力される信号
に位相差：ψがあると、信号をｓｉｎ波と仮定して２つ
の信号の合成波Ａは、Ａ＝ｓｉｎθ＋ｓｉｎ（θ−ψ）
となる。一方、位相差がない理想的な場合の合成波Ｂ
は、Ｂ＝２ｓｉｎθであるから動作効率として上記合成
波Ａ、Ｂの電力比を考えると、［数１］である。
列運転させる半導体装置ではその装置の動作効率を高め
るために、並列配置された半導体素子の入力及び出力信
号の電気的位相をそろえることが従来より課題であっ
た。例えば、２つのトランジスタを並列運転させ、１つ
のトランジスタが出しうる電力の２倍の電力を得る増幅
器等を作る場合、２つのトランジスタに入力される信号
に位相差：ψがあると、信号をｓｉｎ波と仮定して２つ
の信号の合成波Ａは、Ａ＝ｓｉｎθ＋ｓｉｎ（θ−ψ）
となる。一方、位相差がない理想的な場合の合成波Ｂ
は、Ｂ＝２ｓｉｎθであるから動作効率として上記合成
波Ａ、Ｂの電力比を考えると、［数１］である。
【数１】
【０００３】ここで、［数１］の式を簡単化するため
に、積分範囲を０→πにとって、かっこ内を計算すると
［数２］となる。
に、積分範囲を０→πにとって、かっこ内を計算すると
［数２］となる。
【数２】 例えばψ＝３０°の位相差があると、本来出しうる出力
の８７％でしか動作しない。
の８７％でしか動作しない。
【０００４】この並列運転型半導体装置の電気的位相差
を軽減する従来技術として特開昭６３−１４１３２８及
び特開昭６３−２２４２４７などの半導体装置が提案さ
れている。図７は、特開昭６３−１４１３２８の半導体
装置の構成で、外周器（３７）上に形成されたマウント
エリア（３１）上に半導体チップ（３０ａ）〜（３０
ｅ）（ここではバイポーラトランジスタ）をアーチ状に
配列マウントし、入力リード（３３）から半導体チップ
の入力電極（ベース）（４２ａ）〜（４２ｅ）までＭＯ
Ｓコンデンサ（３２）を介して、ボンディングされた金
属ワイヤ（３８ａ）〜（３８ｅ）、及び（３９ａ）〜
（３９ｅ）のワイヤ長がそれぞれの半導体チップ（３０
ａ）〜（３０ｅ）に対し等しくなる様構成し、入力信号
の位相差を軽減している。なお、（３４）は出力端子、
（３５）は絶縁層、（３６）は接地電極（金属層）、
（４０ａ）〜（４０ｅ）、（４１ａ）〜（４１ｄ）は金
属ワイヤである。
を軽減する従来技術として特開昭６３−１４１３２８及
び特開昭６３−２２４２４７などの半導体装置が提案さ
れている。図７は、特開昭６３−１４１３２８の半導体
装置の構成で、外周器（３７）上に形成されたマウント
エリア（３１）上に半導体チップ（３０ａ）〜（３０
ｅ）（ここではバイポーラトランジスタ）をアーチ状に
配列マウントし、入力リード（３３）から半導体チップ
の入力電極（ベース）（４２ａ）〜（４２ｅ）までＭＯ
Ｓコンデンサ（３２）を介して、ボンディングされた金
属ワイヤ（３８ａ）〜（３８ｅ）、及び（３９ａ）〜
（３９ｅ）のワイヤ長がそれぞれの半導体チップ（３０
ａ）〜（３０ｅ）に対し等しくなる様構成し、入力信号
の位相差を軽減している。なお、（３４）は出力端子、
（３５）は絶縁層、（３６）は接地電極（金属層）、
（４０ａ）〜（４０ｅ）、（４１ａ）〜（４１ｄ）は金
属ワイヤである。
【０００５】図８（ａ）（ｂ）は、図７の半導体装置を
モールド型半導体装置に適用したもので、第１の金属部
材（２）上に半導体チップ（３０ａ）〜（３０ｅ）をア
ーチ状にマウントし、入力電極（４２ａ）〜（４２ｅ）
と、第２の金属部材（３）を金属ワイヤ（４５ａ）〜
（４５ｅ）でボンディング接続しており、半導体チップ
（３０ａ）〜（３０ｅ）の接地電極（エミッタ）（４３
ａ）〜（４３ｅ）はもう一つの第２の金属部材（４７）
に金属ワイヤ（４６ａ）〜（４６ｅ）でボンディングさ
れている。モールドエリア（８）に充填されたモールド
樹脂（９）により半導体チップ、金属ワイヤ、第１及び
第２の金属部材が固定されている。なお（１３）は入力
端子、（１４）は出力端子である。また図８（ｂ）は、
チップ（３０ａ）〜（３０ｅ）の電極説明図である。
モールド型半導体装置に適用したもので、第１の金属部
材（２）上に半導体チップ（３０ａ）〜（３０ｅ）をア
ーチ状にマウントし、入力電極（４２ａ）〜（４２ｅ）
と、第２の金属部材（３）を金属ワイヤ（４５ａ）〜
（４５ｅ）でボンディング接続しており、半導体チップ
（３０ａ）〜（３０ｅ）の接地電極（エミッタ）（４３
ａ）〜（４３ｅ）はもう一つの第２の金属部材（４７）
に金属ワイヤ（４６ａ）〜（４６ｅ）でボンディングさ
れている。モールドエリア（８）に充填されたモールド
樹脂（９）により半導体チップ、金属ワイヤ、第１及び
第２の金属部材が固定されている。なお（１３）は入力
端子、（１４）は出力端子である。また図８（ｂ）は、
チップ（３０ａ）〜（３０ｅ）の電極説明図である。
【０００６】図９は、特開昭６３−２２４２４７の半導
体装置の構成で、外周器（３７）上に形成されたマウン
トエリア（３１）上に半導体チップ（３０ａ）〜（３０
ｄ）がマウントされ入力電極（４２ａ）〜（４２ｄ）
と、入力リード（３３）との間に、ＭＯＳコンデンサ
（３２′）（３２" ）をマウントし、そのＭＯＳコンデ
ンサを介し、ボンディングワイヤ（４４）（３８ａ）〜
（３８ｂ）（３９ａ）〜（３９ｄ）がトーナメント状に
ボンディングして、入力リード（３３）から半導体チッ
プの入力電極（４２ａ）〜（４２ｄ）までのボンディン
グワイヤ長を等しくなる様構成し、入力信号の位相差を
軽減している。なお図９の（３４）は出力端子、（３
５）は絶縁層、（３６）は接地電極、（３７）外周器で
ある。
体装置の構成で、外周器（３７）上に形成されたマウン
トエリア（３１）上に半導体チップ（３０ａ）〜（３０
ｄ）がマウントされ入力電極（４２ａ）〜（４２ｄ）
と、入力リード（３３）との間に、ＭＯＳコンデンサ
（３２′）（３２" ）をマウントし、そのＭＯＳコンデ
ンサを介し、ボンディングワイヤ（４４）（３８ａ）〜
（３８ｂ）（３９ａ）〜（３９ｄ）がトーナメント状に
ボンディングして、入力リード（３３）から半導体チッ
プの入力電極（４２ａ）〜（４２ｄ）までのボンディン
グワイヤ長を等しくなる様構成し、入力信号の位相差を
軽減している。なお図９の（３４）は出力端子、（３
５）は絶縁層、（３６）は接地電極、（３７）外周器で
ある。
【０００７】図１０は、図９の半導体装置をモールド型
半導体装置に応用したもので、トーナメント配線の一部
を第２の金属部材（３）で置き換えたものである。第１
の金属部材（２）上に、半導体チップ（３０ａ）〜（３
０ｄ）がマウントされ、そのチップ上入力電極（４２
ａ）〜（４２ｄ）と、第２の金属部材（３）が金属ワイ
ヤ（４５ａ）〜（４５ｄ）により接続されている。入力
リード（１３）から入力端子（４２ａ）〜（４２ｄ）ま
では、第２の金属部材（３）を金属ワイヤ（４５ａ）〜
（４５ｄ）により、トーナメント状に配線されており、
接地電極（４３ａ）〜（４３ｄ）はもう一つの第２の金
属部材（４７）に金属ワイヤ（４６ａ）〜（４６ｄ）で
ボンディングされている。モールドエリア（８）に充填
されたモールド樹脂（９）により半導体チップ、金属ワ
イヤ、第１及び第２の金属部材が固定されている。
半導体装置に応用したもので、トーナメント配線の一部
を第２の金属部材（３）で置き換えたものである。第１
の金属部材（２）上に、半導体チップ（３０ａ）〜（３
０ｄ）がマウントされ、そのチップ上入力電極（４２
ａ）〜（４２ｄ）と、第２の金属部材（３）が金属ワイ
ヤ（４５ａ）〜（４５ｄ）により接続されている。入力
リード（１３）から入力端子（４２ａ）〜（４２ｄ）ま
では、第２の金属部材（３）を金属ワイヤ（４５ａ）〜
（４５ｄ）により、トーナメント状に配線されており、
接地電極（４３ａ）〜（４３ｄ）はもう一つの第２の金
属部材（４７）に金属ワイヤ（４６ａ）〜（４６ｄ）で
ボンディングされている。モールドエリア（８）に充填
されたモールド樹脂（９）により半導体チップ、金属ワ
イヤ、第１及び第２の金属部材が固定されている。
【０００８】
【発明が解決しようとする課題】以上説明した様に、従
来の並列運転型の半導体装置は、半導体チップのマウン
ト位置やワイヤボンディングの構成を工夫して入力信号
の位相差を軽減していた。しかし、特開昭６３−１４１
３２８の半導体装置は、半導体チップをアーチ状にマウ
ントするためにマウントエリアの幅（図７のＭ及び図８
のＭ′部）は半導体チップを直線状にマウントする場合
に比べて広くする必要があり、装置の小型化に不都合で
あった。このことは並列配置する半導体チップの数が増
えるほど顕著になる。
来の並列運転型の半導体装置は、半導体チップのマウン
ト位置やワイヤボンディングの構成を工夫して入力信号
の位相差を軽減していた。しかし、特開昭６３−１４１
３２８の半導体装置は、半導体チップをアーチ状にマウ
ントするためにマウントエリアの幅（図７のＭ及び図８
のＭ′部）は半導体チップを直線状にマウントする場合
に比べて広くする必要があり、装置の小型化に不都合で
あった。このことは並列配置する半導体チップの数が増
えるほど顕著になる。
【０００９】さらに、特開昭６３−１４１３２８の半導
体チップをアーチ状にマウントすることにより直線状に
マウントした時に生ずるボンディングワイヤ長の差（中
心部より外側へ行くほどボンディングワイヤが長くな
る）を補正しているが、ＦＥＴのように入力側の他に出
力側も入力同様のボンディングワイヤによって配線する
必要がある場合、入力側で位相を合わせたアーチ構成で
は出力側においては中心部よりも外側のボンディングワ
イヤがさらに長くなるため、位相補正ができない。従っ
て、ＦＥＴの様な、入出力同時の位相補正が必要な場合
に特開昭６３−１４１３２８は適用できない。
体チップをアーチ状にマウントすることにより直線状に
マウントした時に生ずるボンディングワイヤ長の差（中
心部より外側へ行くほどボンディングワイヤが長くな
る）を補正しているが、ＦＥＴのように入力側の他に出
力側も入力同様のボンディングワイヤによって配線する
必要がある場合、入力側で位相を合わせたアーチ構成で
は出力側においては中心部よりも外側のボンディングワ
イヤがさらに長くなるため、位相補正ができない。従っ
て、ＦＥＴの様な、入出力同時の位相補正が必要な場合
に特開昭６３−１４１３２８は適用できない。
【００１０】また、特開昭６３−２２４２４７は、入力
リードから半導体チップまでの配線をトーナメント状に
構成するために、トーナメントエリアの幅（図９のＮ及
び図１０のＮ′部）が必要であり、並列配置の半導体チ
ップの数が増えると、トーナメントエリアを広くとる必
要が生じ、装置の小型化に不都合を生じる。また、この
特開昭６３−２２４２４７の構成では、モスコンデンサ
を仲介としてボンディングワイヤをトーナメントにボン
ディングすることにより外部入力端から半導体チップま
での信号位相をそろえているため、適用できる半導体チ
ップの素子数は２ケ並列、４ケ並列、８７ケ並列．．．
２ｎケ並列の素子であり、奇数個素子の並列運転には適
用できない。例えば３ケ並列素子の場合、中間に配置す
る素子への外部入力端子から半導体チップ入力端子まで
の総合位相長が、他の２つの素子（両側に配置される素
子）に比べて短くなって、位相がそろわない。
リードから半導体チップまでの配線をトーナメント状に
構成するために、トーナメントエリアの幅（図９のＮ及
び図１０のＮ′部）が必要であり、並列配置の半導体チ
ップの数が増えると、トーナメントエリアを広くとる必
要が生じ、装置の小型化に不都合を生じる。また、この
特開昭６３−２２４２４７の構成では、モスコンデンサ
を仲介としてボンディングワイヤをトーナメントにボン
ディングすることにより外部入力端から半導体チップま
での信号位相をそろえているため、適用できる半導体チ
ップの素子数は２ケ並列、４ケ並列、８７ケ並列．．．
２ｎケ並列の素子であり、奇数個素子の並列運転には適
用できない。例えば３ケ並列素子の場合、中間に配置す
る素子への外部入力端子から半導体チップ入力端子まで
の総合位相長が、他の２つの素子（両側に配置される素
子）に比べて短くなって、位相がそろわない。
【００１１】
【課題を解決するための手段】本発明は、複数の高周波
信号入力あるいは出力端子をもつ半導体チップと、この
半導体チップがマウントされる第１の金属部材と、前記
半導体チップに金属ワイヤ等のボンディングで接続さ
れ、前記半導体チップを外周回路と電気的に接続する第
２の金属部材とが、モールド樹脂により固定されている
半導体装置において、前記半導体チップの複数の高周波
信号入力端子に、外周回路から入力される高周波信号の
電気的位相がそろうように、あるいは前記半導体チップ
の複数の高周波信号出力端子から外部回路へ出力される
高周波信号の電気的位相がそろうように、第２の金属部
材の任意の箇所に凹凸部を設けたことを特徴とする半導
体装置である。
信号入力あるいは出力端子をもつ半導体チップと、この
半導体チップがマウントされる第１の金属部材と、前記
半導体チップに金属ワイヤ等のボンディングで接続さ
れ、前記半導体チップを外周回路と電気的に接続する第
２の金属部材とが、モールド樹脂により固定されている
半導体装置において、前記半導体チップの複数の高周波
信号入力端子に、外周回路から入力される高周波信号の
電気的位相がそろうように、あるいは前記半導体チップ
の複数の高周波信号出力端子から外部回路へ出力される
高周波信号の電気的位相がそろうように、第２の金属部
材の任意の箇所に凹凸部を設けたことを特徴とする半導
体装置である。
【００１２】また、上記半導体装置における複数の高周
波信号入力あるいは出力端子をもつ半導体チップの代わ
りに、１つの高周波信号入力あるいは出力端子をもつ半
導体チップを複数個マウントしている半導体装置であ
る。また、本発明の半導体装置は、第２の金属部材が、
単一の入力端子が分岐されて複数の入力端子群となるも
ので複数個の半導体チップと、各々ボンディングで接続
されており、前記分岐された複数の入力端子群の内、前
記単一の入力端子に近い入力端子群に凹凸部を設けたこ
とを特徴とするものである。また、本発明の半導体装置
は、第２の金属部材が、複数の出力端子群が統合されて
単一の出力端子となるもので、複数個の半導体チップと
複数の出力端子が各々ボンディングで接続されており、
前記複数の出力端子群の内、前記単一の出力端子に近い
入力端子群に凹凸部を設けたことを特徴とするものであ
る。また、本発明の半導体装置は、第２の金属部材に設
けられた凹凸部が、その高さを変えることで複数の端子
群間の位相差を調整することを特徴とするものである。
波信号入力あるいは出力端子をもつ半導体チップの代わ
りに、１つの高周波信号入力あるいは出力端子をもつ半
導体チップを複数個マウントしている半導体装置であ
る。また、本発明の半導体装置は、第２の金属部材が、
単一の入力端子が分岐されて複数の入力端子群となるも
ので複数個の半導体チップと、各々ボンディングで接続
されており、前記分岐された複数の入力端子群の内、前
記単一の入力端子に近い入力端子群に凹凸部を設けたこ
とを特徴とするものである。また、本発明の半導体装置
は、第２の金属部材が、複数の出力端子群が統合されて
単一の出力端子となるもので、複数個の半導体チップと
複数の出力端子が各々ボンディングで接続されており、
前記複数の出力端子群の内、前記単一の出力端子に近い
入力端子群に凹凸部を設けたことを特徴とするものであ
る。また、本発明の半導体装置は、第２の金属部材に設
けられた凹凸部が、その高さを変えることで複数の端子
群間の位相差を調整することを特徴とするものである。
【００１３】
【作用】本発明においては、従来の並列運転型半導体装
置に対して本発明の半導体装置は、半導体チップをマウ
ントする第１の金属部材と、半導体チップの入力あるい
は出力電極と、金属ワイヤ等で電気的に接続された第２
の金属部材を有し、第２の金属部材の任意の箇所に凹凸
を設けているので、第２の金属部材と半導体チップの複
数の入力あるいは出力電極の位置関係による電気的位相
の差を部分的に任意の位置に設けた第２の金属部材の凹
凸部により補正し、半導体チップに入力される、あるい
は半導体チップから出力される電気信号の位相差を軽減
することができるものである。
置に対して本発明の半導体装置は、半導体チップをマウ
ントする第１の金属部材と、半導体チップの入力あるい
は出力電極と、金属ワイヤ等で電気的に接続された第２
の金属部材を有し、第２の金属部材の任意の箇所に凹凸
を設けているので、第２の金属部材と半導体チップの複
数の入力あるいは出力電極の位置関係による電気的位相
の差を部分的に任意の位置に設けた第２の金属部材の凹
凸部により補正し、半導体チップに入力される、あるい
は半導体チップから出力される電気信号の位相差を軽減
することができるものである。
【００１４】
【実施例】次に本発明の実施例について図面を参照して
説明する。 ［実施例１］図１は、本発明の第１の実施例の半導体装
置でその平面図であり、図２（ａ）は、図１のＡ−Ａ′
断面図、図２（ｂ）は図１の半導体チップの電極を示す
図である。半導体チップ（１）（ここではＦＥＴ）が第
１の金属部材（２）上にＡｕＳｎロー材等を用いてマウ
ントされており、半導体チップ（１）は図２（ｂ）に詳
細を示すように４つの入力電極（１０ａ）〜（１０ｄ）
（ゲート電極）と４つの出力電極（１１ａ）〜（１１
ｄ）（ドレイン電極）と、８つの接地電極（１２ａ）〜
（１２ｈ）（ソース電極）が形成されている。入力電極
（１０ａ）〜（１０ｄ）は、第２の金属部材（３）と金
ワイヤ等の金属ワイヤ（５ａ）〜（５ｄ）でボンディン
グ接続されている。又、出力電極（１１ａ）〜（１１
ｄ）は、もう一つの第２の金属部材（４）に金属ワイヤ
（６ａ）〜（６ｄ）によりボンディング接続されてい
る。又、接地電極（１２ａ）〜（１２ｈ）は金属ワイヤ
（７ａ）〜（７ｈ）で、第１の金属部材（２）にボンデ
ィング接続されている。
説明する。 ［実施例１］図１は、本発明の第１の実施例の半導体装
置でその平面図であり、図２（ａ）は、図１のＡ−Ａ′
断面図、図２（ｂ）は図１の半導体チップの電極を示す
図である。半導体チップ（１）（ここではＦＥＴ）が第
１の金属部材（２）上にＡｕＳｎロー材等を用いてマウ
ントされており、半導体チップ（１）は図２（ｂ）に詳
細を示すように４つの入力電極（１０ａ）〜（１０ｄ）
（ゲート電極）と４つの出力電極（１１ａ）〜（１１
ｄ）（ドレイン電極）と、８つの接地電極（１２ａ）〜
（１２ｈ）（ソース電極）が形成されている。入力電極
（１０ａ）〜（１０ｄ）は、第２の金属部材（３）と金
ワイヤ等の金属ワイヤ（５ａ）〜（５ｄ）でボンディン
グ接続されている。又、出力電極（１１ａ）〜（１１
ｄ）は、もう一つの第２の金属部材（４）に金属ワイヤ
（６ａ）〜（６ｄ）によりボンディング接続されてい
る。又、接地電極（１２ａ）〜（１２ｈ）は金属ワイヤ
（７ａ）〜（７ｈ）で、第１の金属部材（２）にボンデ
ィング接続されている。
【００１５】第２の金属部材（３）には、凹凸部（１
９）（１９′）が形成されている。又もう一つの第２の
金属部材（４）には凹凸部（２０）（２０′）が形成さ
れている。その凹凸部が図１のＡ−Ａ′断面図である図
２（ａ）に示されている。即ち、第２の金属部材（３）
は入力端子（１３）に、もう一つの第２の金属部材
（４）は出力端子（１４）に、そして第１の金属部材
（２）は接地端子（１５）（１５′）に接続されてい
る。そして、第２の金属部材（３）が、単一の入力端子
（１３）が分岐されて複数の入力端子群となり、複数個
の半導体チップ（１）と、各々ボンディングで接続され
ており、分岐された複数の入力端子群の内、単一の入力
端子（１３）に近い入力端子群に凹凸部（１９）（１
９′）が設けられている。また、第２の金属部材（４）
は、複数の出力端子群が統合されて単一の出力端子（１
４）となり、複数個の半導体チップ（１）と複数の出力
端子が各々ボンディングで接続され、複数の出力端子群
の内、単一の出力端子（１４）に近い入力端子群に凹凸
部（２０）（２０′）が設けられているものである。
９）（１９′）が形成されている。又もう一つの第２の
金属部材（４）には凹凸部（２０）（２０′）が形成さ
れている。その凹凸部が図１のＡ−Ａ′断面図である図
２（ａ）に示されている。即ち、第２の金属部材（３）
は入力端子（１３）に、もう一つの第２の金属部材
（４）は出力端子（１４）に、そして第１の金属部材
（２）は接地端子（１５）（１５′）に接続されてい
る。そして、第２の金属部材（３）が、単一の入力端子
（１３）が分岐されて複数の入力端子群となり、複数個
の半導体チップ（１）と、各々ボンディングで接続され
ており、分岐された複数の入力端子群の内、単一の入力
端子（１３）に近い入力端子群に凹凸部（１９）（１
９′）が設けられている。また、第２の金属部材（４）
は、複数の出力端子群が統合されて単一の出力端子（１
４）となり、複数個の半導体チップ（１）と複数の出力
端子が各々ボンディングで接続され、複数の出力端子群
の内、単一の出力端子（１４）に近い入力端子群に凹凸
部（２０）（２０′）が設けられているものである。
【００１６】半導体チップ（１）と、第１の金属部材
（２）と、第２の金属部材（３）及び（４）と、金属ワ
イヤ（５ａ）〜（５ｄ）、（６ａ）〜（６ｄ）、（７
ａ）〜（７ｈ）は、モールドエリア（８）に充填された
モールド樹脂（９）により固定されている。なお、半導
体チップ（１）が複数の高周波信号入力あるいは出力端
子をもつものについて説明したが、それに代えて１つの
高周波信号入力あるいは、出力端子をもつ半導体チップ
を複数個マウントしたものにおいても同様に構成するも
のである。
（２）と、第２の金属部材（３）及び（４）と、金属ワ
イヤ（５ａ）〜（５ｄ）、（６ａ）〜（６ｄ）、（７
ａ）〜（７ｈ）は、モールドエリア（８）に充填された
モールド樹脂（９）により固定されている。なお、半導
体チップ（１）が複数の高周波信号入力あるいは出力端
子をもつものについて説明したが、それに代えて１つの
高周波信号入力あるいは、出力端子をもつ半導体チップ
を複数個マウントしたものにおいても同様に構成するも
のである。
【００１７】この半導体装置の製造について、図３、図
４で説明する。この半導体装置の製造に際しては、第１
の金属部材と第２の金属部材をリードフレーム構成とし
たものをまず製造する。図３、図４はそのリードフレー
ムの実施例であり、リードフレームはまず銅等の板材を
第１プレス加工により、図３の様なパターンに加工し、
その後第２プレス加工により図４の様に任意の箇所に凹
凸部を形成して銀メッキ等の表面処理を行なって完成す
る。即ち、図３に示すように送り穴（６３）を有する銅
等の板材を第１プレス加工によってリードフレーム（６
０）を形成する。リードフレーム（６０）は、リードフ
レーム外枠（６１）、リードフレーム内枠（６２）を有
しており、リードフレーム外枠（６１）には、第１の金
属部材（２）が、リードフレーム内枠（６２）には第２
の金属部材（３）、及び（４）がつながっているパター
ンにプレス加工される。
４で説明する。この半導体装置の製造に際しては、第１
の金属部材と第２の金属部材をリードフレーム構成とし
たものをまず製造する。図３、図４はそのリードフレー
ムの実施例であり、リードフレームはまず銅等の板材を
第１プレス加工により、図３の様なパターンに加工し、
その後第２プレス加工により図４の様に任意の箇所に凹
凸部を形成して銀メッキ等の表面処理を行なって完成す
る。即ち、図３に示すように送り穴（６３）を有する銅
等の板材を第１プレス加工によってリードフレーム（６
０）を形成する。リードフレーム（６０）は、リードフ
レーム外枠（６１）、リードフレーム内枠（６２）を有
しており、リードフレーム外枠（６１）には、第１の金
属部材（２）が、リードフレーム内枠（６２）には第２
の金属部材（３）、及び（４）がつながっているパター
ンにプレス加工される。
【００１８】次いで、図４に示すように、リードフレー
ムに第２プレス加工を行い、第２の金属部材（３）の４
本のうちの中央部の２本に凹凸部（１９）（１９′）
を、及び第２の金属部材（４）の４本のうちの中央部の
２本に凹凸部（２０）（２０′）を形成する。そしてこ
れに銀メッキ等の表面処理を行うものである。このよう
にして形成されたリードフレームに、図１，図２で説明
したように、半導体チップをマウントし金属ワイヤでボ
ンディング配線した後、モールド型に入れ、モールド樹
脂をモールド型に注入してキュア処理をし、モールド樹
脂を固める。その後、半田メッキ等の処理を行なった
後、リードを切断し、かつリードを成形して完成するも
のである。
ムに第２プレス加工を行い、第２の金属部材（３）の４
本のうちの中央部の２本に凹凸部（１９）（１９′）
を、及び第２の金属部材（４）の４本のうちの中央部の
２本に凹凸部（２０）（２０′）を形成する。そしてこ
れに銀メッキ等の表面処理を行うものである。このよう
にして形成されたリードフレームに、図１，図２で説明
したように、半導体チップをマウントし金属ワイヤでボ
ンディング配線した後、モールド型に入れ、モールド樹
脂をモールド型に注入してキュア処理をし、モールド樹
脂を固める。その後、半田メッキ等の処理を行なった
後、リードを切断し、かつリードを成形して完成するも
のである。
【００１９】［実施例２］図５，図６は本発明の第２の
実施例である。上記第１の実施例と構成は同様である。
即ち、半導体チップ（１）が第１の金属部材（２）上に
マウントされており、半導体チップ（１）には５つの入
力電極（ゲート電極）と、５つの出力電極（ドレイン電
極）と、１０の接地電極（ソース電極）が形成されてい
て、入力電極は第２の金属部材（３）と、金属ワイヤ
（５ａ）〜（５ｅ）でボンディング接続されている。
又、出力電極はもう一つの第２の金属部材（４）に、金
属ワイヤ（６ａ）〜（６ｅ）によりボンディング接続さ
れている。又、接地電極は金属ワイヤ（７ａ）〜（７
ｊ）で、第１の金属部材（２）にボンディング接続され
ている。
実施例である。上記第１の実施例と構成は同様である。
即ち、半導体チップ（１）が第１の金属部材（２）上に
マウントされており、半導体チップ（１）には５つの入
力電極（ゲート電極）と、５つの出力電極（ドレイン電
極）と、１０の接地電極（ソース電極）が形成されてい
て、入力電極は第２の金属部材（３）と、金属ワイヤ
（５ａ）〜（５ｅ）でボンディング接続されている。
又、出力電極はもう一つの第２の金属部材（４）に、金
属ワイヤ（６ａ）〜（６ｅ）によりボンディング接続さ
れている。又、接地電極は金属ワイヤ（７ａ）〜（７
ｊ）で、第１の金属部材（２）にボンディング接続され
ている。
【００２０】このように本実施例では、５セルの半導体
チップを使用しており、最も外側の２素子（両端の素
子）を基準に位相を合わせるためには、中心部へ行く程
大きな位相補正が必要となるため、第２の金属部材の凹
凸形成においては中央リード（１９" ）の凸部高さがそ
の両側のリード（１９）及び（１９′）よりも高く形成
してある。又、出力側も同様に（２０" ）の凸部が（２
０）及び（２０′）よりも高く形成してある。
チップを使用しており、最も外側の２素子（両端の素
子）を基準に位相を合わせるためには、中心部へ行く程
大きな位相補正が必要となるため、第２の金属部材の凹
凸形成においては中央リード（１９" ）の凸部高さがそ
の両側のリード（１９）及び（１９′）よりも高く形成
してある。又、出力側も同様に（２０" ）の凸部が（２
０）及び（２０′）よりも高く形成してある。
【００２１】これについて、図６（ａ）に図５のＡ−
Ａ′断面が示され、凹凸部（１９′）及び（２０′）
が、また図６（ｂ）に図５のＢ−Ｂ′断面が示され、凹
凸部（１９" ）及び（２０" ）が示されている。この図
６（ａ），（ｂ）から明らかなように、中央リード（１
９" ）及び（２０" ）の凸部高さがその両側のリードよ
り高く形成されているものである。また、本実施例で
は、第２の金属部材を凸形状に加工して位相補正を行っ
ているが、第２の金属部材を凹形状に加工しても同様な
効果が得られることは言うまでもない。即ち、第２の金
属部材（３）（４）に設けられた凹凸部が、その高さを
変えることで複数の端子群間の位相差を調整することが
できるものである。このように形成されたものは、半導
体チップ（１）と、第１の金属部材（２）と、第２の金
属部材（３）及び（４）と金属ワイヤ（５ａ）〜（５
ｅ）、（６ａ）〜（６ｅ）、（７ａ）〜（７ｊ）は、モ
ールドエリア（８）に充填されたモールド樹脂（９）に
より固定されている。
Ａ′断面が示され、凹凸部（１９′）及び（２０′）
が、また図６（ｂ）に図５のＢ−Ｂ′断面が示され、凹
凸部（１９" ）及び（２０" ）が示されている。この図
６（ａ），（ｂ）から明らかなように、中央リード（１
９" ）及び（２０" ）の凸部高さがその両側のリードよ
り高く形成されているものである。また、本実施例で
は、第２の金属部材を凸形状に加工して位相補正を行っ
ているが、第２の金属部材を凹形状に加工しても同様な
効果が得られることは言うまでもない。即ち、第２の金
属部材（３）（４）に設けられた凹凸部が、その高さを
変えることで複数の端子群間の位相差を調整することが
できるものである。このように形成されたものは、半導
体チップ（１）と、第１の金属部材（２）と、第２の金
属部材（３）及び（４）と金属ワイヤ（５ａ）〜（５
ｅ）、（６ａ）〜（６ｅ）、（７ａ）〜（７ｊ）は、モ
ールドエリア（８）に充填されたモールド樹脂（９）に
より固定されている。
【００２２】
【発明の効果】以上説明したように、本発明の半導体装
置によれば、半導体チップと外周回路を接続するフレー
ム部（第２の金属部材）に凹凸を設け、装置の入力又は
出力端子から各半導体素子の入力又は出力電極までの距
離を一定にすることにより、半導体チップに入力され
る。あるいは半導体チップから出力される電気信号の位
相差を軽減し、並列運転型素子において、動作効率の改
善がなされるという効果を奏するものである。さらに、
従来技術の欠点であったチップ数（又はセル数）の増加
に伴う半導体装置の容器面積の増加を最小限に押えるこ
とができる。そして、入・出力同時の位相差の軽減も実
現できる。また奇数個（又は奇数セル）の半導体チップ
の実装も可能である。という効果を奏するものである。
置によれば、半導体チップと外周回路を接続するフレー
ム部（第２の金属部材）に凹凸を設け、装置の入力又は
出力端子から各半導体素子の入力又は出力電極までの距
離を一定にすることにより、半導体チップに入力され
る。あるいは半導体チップから出力される電気信号の位
相差を軽減し、並列運転型素子において、動作効率の改
善がなされるという効果を奏するものである。さらに、
従来技術の欠点であったチップ数（又はセル数）の増加
に伴う半導体装置の容器面積の増加を最小限に押えるこ
とができる。そして、入・出力同時の位相差の軽減も実
現できる。また奇数個（又は奇数セル）の半導体チップ
の実装も可能である。という効果を奏するものである。
【図１】本発明の第１の実施例の平面図。
【図２】（ａ）は図１のＡ−Ａ′断面図、（ｂ）はチッ
プ電極説明図。
プ電極説明図。
【図３】本発明の第１の実施例のリードフレームの図
（第１プレス加工後）。
（第１プレス加工後）。
【図４】本発明の第１の実施例のリードフレームの図
（第２プレス加工後）。
（第２プレス加工後）。
【図５】本発明の第２の実施例の平面図。
【図６】（ａ）は図５のＡ−Ａ′断面図、（ｂ）は図５
のＢ−Ｂ′断面図。
のＢ−Ｂ′断面図。
【図７】従来技術を説明する図。
【図８】従来技術を説明する図（図７のモールド型応用
例）。
例）。
【図９】従来技術を説明する図。
【図１０】従来技術を説明する図（図９のモールド型応
用例）。
用例）。
１ 半導体チップ（ＦＥＴ） ２ 第１の金属部材 ３，４ 第２の金属部材 ５ａ〜５ｅ，６ａ〜６ｅ，７ａ〜７ｉ 金属ワイヤ ８ モールドエリア ９ モールド樹脂 １０ａ〜１０ｄ 入力電極（ゲート） １１ａ〜１１ｄ 出力電極（ドレイン） １２ａ〜１２ｈ 接地電極（ソース） １３ 入力端子 １４ 出力端子 １５，１５′ 接地端子 １９，１９′，１９" ，２０，２０′，２０" 凹凸部 ３０ａ〜３０ｅ 半導体チップ（バイポーラトランジス
タ） ３１ マウントエリア（金属層） ３２，３２′，３２" モスコンデンサ ３３ 入力端子 ３４ 出力端子 ３５ 絶縁層 ３６ 接地電極（金属層） ３７ 外周器 ３８ａ〜３８ｅ，３９ａ〜３９ｅ，４０ａ〜４０ｅ，４
１ａ〜４１ｄ 金属ワイヤ ４２ａ〜４２ｅ 入力電極（ベース） ４３ａ〜４３ｅ 接地電極（エミッタ） ４４，４５ａ〜４５ｅ，４６ａ〜４６ｅ 金属ワイヤ ４７ 第２の金属部材 ６０ リードフレーム ６１ リードフレーム外枠 ６２ リードフレーム内枠 ６３ 送り穴
タ） ３１ マウントエリア（金属層） ３２，３２′，３２" モスコンデンサ ３３ 入力端子 ３４ 出力端子 ３５ 絶縁層 ３６ 接地電極（金属層） ３７ 外周器 ３８ａ〜３８ｅ，３９ａ〜３９ｅ，４０ａ〜４０ｅ，４
１ａ〜４１ｄ 金属ワイヤ ４２ａ〜４２ｅ 入力電極（ベース） ４３ａ〜４３ｅ 接地電極（エミッタ） ４４，４５ａ〜４５ｅ，４６ａ〜４６ｅ 金属ワイヤ ４７ 第２の金属部材 ６０ リードフレーム ６１ リードフレーム外枠 ６２ リードフレーム内枠 ６３ 送り穴
Claims (5)
- 【請求項１】 複数の高周波信号入力あるいは出力端子
をもつ半導体チップと、前記半導体チップがマウントさ
れる第１の金属部材と、前記半導体チップに金属ワイヤ
等のボンディングで接続され、前記半導体チップを外周
回路と電気的に接続する第２の金属部材とが、モールド
樹脂により固定されている半導体装置において、前記半
導体チップの複数の高周波信号入力端子に外周回路から
入力される高周波信号の電気的位相がそろうように、あ
るいは前記半導体チップの複数の高周波信号出力端子か
ら外部回路へ出力される高周波信号の電気的位相がそろ
うように第２の金属部材の任意の箇所に凹凸部を設けた
ことを特徴とする半導体装置。 - 【請求項２】 請求項１に記載の半導体装置における複
数の高周波信号入力あるいは出力端子をもつ半導体チッ
プの代わりに、１つの高周波信号入力あるいは出力端子
をもつ半導体チップを複数個マウントしてなることを特
徴とする半導体装置。 - 【請求項３】 第２の金属部材が、単一の入力端子が分
岐されて複数の入力端子群となるもので複数個の半導体
チップと、各々ボンディングで接続されており、前記分
岐された複数の入力端子群の内、前記単一の入力端子に
近い入力端子群に凹凸部を設けたことを特徴とする請求
項１または２に記載の半導体装置。 - 【請求項４】 第２の金属部材が、複数の出力端子群が
統合されて単一の出力端子となるもので、複数個の半導
体チップと複数の出力端子が各々ボンディングで接続さ
れており、前記複数の出力端子群の内、前記単一の出力
端子に近い入力端子群に凹凸部を設けたことを特徴とす
る請求項１〜３のいずれかに記載の半導体装置。 - 【請求項５】 第２の金属部材に設けられた凹凸部が、
その高さを変えることで複数の端子群間の位相差を調整
することを特徴とする請求項１〜４のいずれかに記載の
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6166391A JP2551385B2 (ja) | 1994-06-24 | 1994-06-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6166391A JP2551385B2 (ja) | 1994-06-24 | 1994-06-24 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0817999A JPH0817999A (ja) | 1996-01-19 |
| JP2551385B2 true JP2551385B2 (ja) | 1996-11-06 |
Family
ID=15830555
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6166391A Expired - Fee Related JP2551385B2 (ja) | 1994-06-24 | 1994-06-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2551385B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5258342B2 (ja) * | 2008-03-26 | 2013-08-07 | 新日本無線株式会社 | 半導体装置およびその製造方法 |
| JP6665759B2 (ja) * | 2016-11-10 | 2020-03-13 | 三菱電機株式会社 | 高周波回路 |
| KR20190138829A (ko) | 2017-05-17 | 2019-12-16 | 미쓰비시덴키 가부시키가이샤 | 증폭기 |
-
1994
- 1994-06-24 JP JP6166391A patent/JP2551385B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0817999A (ja) | 1996-01-19 |
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