JP2553665B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2553665B2 JP2553665B2 JP63241350A JP24135088A JP2553665B2 JP 2553665 B2 JP2553665 B2 JP 2553665B2 JP 63241350 A JP63241350 A JP 63241350A JP 24135088 A JP24135088 A JP 24135088A JP 2553665 B2 JP2553665 B2 JP 2553665B2
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- Japan
- Prior art keywords
- container
- conductor wiring
- wiring layer
- semiconductor element
- concave portion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/701—Tape-automated bond [TAB] connectors
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Wire Bonding (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明はフィルムキャリア方式半導体素子のプリント
基板への実装に用いる半導体装置に関する。
基板への実装に用いる半導体装置に関する。
従来の技術 従来、フィルムキャリア実装方式における半導体素子
のプリント基板上への実装方法としては、フィルム状態
でのアウターリードボンディングが行なわれていた。以
下第３図により従来例を説明する。
のプリント基板上への実装方法としては、フィルム状態
でのアウターリードボンディングが行なわれていた。以
下第３図により従来例を説明する。
第３図において、21は半導体素子、22はバンプ、23は
フィルムキャリア、24はインナーリード、25はアウター
リード、26はプリント基板上導体配線層、27はプリント
基板、28は封止剤、29は外被材である。まず、半導体素
子21をインナーリード24に接合した後、半導体素子21お
よびインナーリード24を封止剤28により封止した一連の
フィルムキャリアより一素子分のフィルムキャリアを打
ち抜き、プリント基板27上の導体配線層26上に移送す
る。この後、加熱圧着等によりフィルムキャリア23のア
ウターリード25とプリント基板上導体配線層26とを接合
して、外被材29により覆う。
フィルムキャリア、24はインナーリード、25はアウター
リード、26はプリント基板上導体配線層、27はプリント
基板、28は封止剤、29は外被材である。まず、半導体素
子21をインナーリード24に接合した後、半導体素子21お
よびインナーリード24を封止剤28により封止した一連の
フィルムキャリアより一素子分のフィルムキャリアを打
ち抜き、プリント基板27上の導体配線層26上に移送す
る。この後、加熱圧着等によりフィルムキャリア23のア
ウターリード25とプリント基板上導体配線層26とを接合
して、外被材29により覆う。
発明が解決しようとする課題 しかしながら上記の従来の構成では、アウターリード
ボンディング装置がその工程専用であるため、実施にあ
たり、組立設備に経費がかさむという難点を有してい
た。さらに、アウターリードの本数およびピッチが一定
せず、製品によって異なるため、アウターリードボンデ
ィング工程は個別対応となり、接合条件等に経験を要
し、これもフィルムキャリア実装技術の普及の妨げにな
っていた。なお、半導体素子をフィルムキャリアに実装
したままの状態では、素子としての信頼性を保証するこ
とも難しかった。
ボンディング装置がその工程専用であるため、実施にあ
たり、組立設備に経費がかさむという難点を有してい
た。さらに、アウターリードの本数およびピッチが一定
せず、製品によって異なるため、アウターリードボンデ
ィング工程は個別対応となり、接合条件等に経験を要
し、これもフィルムキャリア実装技術の普及の妨げにな
っていた。なお、半導体素子をフィルムキャリアに実装
したままの状態では、素子としての信頼性を保証するこ
とも難しかった。
本発明は上記従来の問題点を解決するもので、プリン
ト基板上への実装時の取り扱いが容易であり、実装も従
来の表面実装素子に用いられたのと同様な方法により行
なうことが可能な半導体素子の装置を提供することを目
的とする。
ト基板上への実装時の取り扱いが容易であり、実装も従
来の表面実装素子に用いられたのと同様な方法により行
なうことが可能な半導体素子の装置を提供することを目
的とする。
課題を解決するための手段 この目的を達成するために、本発明の半導体装置は、
導体配線層を有し、半導体素子を収納しうる凹部を有す
る容器にアウターリードボンディングし、凹部を封止す
ることによって成型する構成を有している。また、この
とき、凹部に貫通孔を設けておけば、容器凹部の反対側
から樹脂等を封入することができ、気泡の発生等のな
い、より良好な封止が可能である。また、この貫通孔を
放熱板取りつけ孔として用いることもできる。さらに、
容器凹部側壁に傾斜を有するようにすれば、導体配線層
と容器表面との接着状態をより良好とすることができ
る。この上、容器凹部周辺凸部上の導体配線層相互の間
に溝部を設ければ、パッケージをプリント基板導体配線
上に実装する際にはんだが流れて隣り合う導体配線と短
絡する等のトラブルをなくすことができる。なお、容器
や封止部に凹部または凸部または表示を設けておけば端
子番号の識別に使用したり、パッケージをプリント基板
上に実装する際の目印にできる。
導体配線層を有し、半導体素子を収納しうる凹部を有す
る容器にアウターリードボンディングし、凹部を封止す
ることによって成型する構成を有している。また、この
とき、凹部に貫通孔を設けておけば、容器凹部の反対側
から樹脂等を封入することができ、気泡の発生等のな
い、より良好な封止が可能である。また、この貫通孔を
放熱板取りつけ孔として用いることもできる。さらに、
容器凹部側壁に傾斜を有するようにすれば、導体配線層
と容器表面との接着状態をより良好とすることができ
る。この上、容器凹部周辺凸部上の導体配線層相互の間
に溝部を設ければ、パッケージをプリント基板導体配線
上に実装する際にはんだが流れて隣り合う導体配線と短
絡する等のトラブルをなくすことができる。なお、容器
や封止部に凹部または凸部または表示を設けておけば端
子番号の識別に使用したり、パッケージをプリント基板
上に実装する際の目印にできる。
作用 この構成によって、フィルムキャリアに実装された半
導体素子は剛性をもつ基板内に実装され、取り扱いが極
めて容易になる。プリント基板導体配線上への実装もフ
ラットパッケージ等の従来の面実装パッケージと同様に
リフローソルダリング法やベーパーフェイズソルダリン
グ法により行なうことができる。
導体素子は剛性をもつ基板内に実装され、取り扱いが極
めて容易になる。プリント基板導体配線上への実装もフ
ラットパッケージ等の従来の面実装パッケージと同様に
リフローソルダリング法やベーパーフェイズソルダリン
グ法により行なうことができる。
実施例 以下本発明の一実施例について、図面を参照しながら
説明する。
説明する。
第１図ａは本発明の第１の実施例における半導体装置
の構成を、第１図ｂは断面図を示すものである。第１図
において、１は半導体素子、２はバンプ、３はフィルム
キャリア、４は容器、５は導体配線層、６は封止剤、７
は貫通孔、８は容器４凹部周辺凸部上に設けられた溝
部、９は切り欠き部、10は容器凹部側壁である。
の構成を、第１図ｂは断面図を示すものである。第１図
において、１は半導体素子、２はバンプ、３はフィルム
キャリア、４は容器、５は導体配線層、６は封止剤、７
は貫通孔、８は容器４凹部周辺凸部上に設けられた溝
部、９は切り欠き部、10は容器凹部側壁である。
まず、半導体素子１をインナーリードボンディングし
たフィルムキャリア３を容器４の凹部導体配線層５にア
ウターリードボンディングする。この容器４の材質は剛
性を有し、はんだ付け温度に数秒間さらされても反り・
ひずみ等を生じない耐熱性をもつものであればよく、た
とえばエポキシ系樹脂やセラミックスでよい。また凹部
側壁を第１図に示すように傾斜を有するようにしておけ
ば、容器と導体配線層の接着を良好にできる。この後封
止剤６により凹部の封止を行なう。封止剤６はたとえば
エポキシ系ポッティング樹脂でよい。なお、封止の際、
凹部に設けた貫通孔７からも封止剤６を封入することに
より、封止剤のまわりを良くし、気泡の発生等の無いよ
り良好な封止を行なうことが可能である。また容器４の
凹部周辺凸部表面の導体配線層５相互の間に溝部８を設
けておけば、本半導体パッケージをプリント基板面、導
体配線層上に実装するときに隣り合う導体配線層同志が
短絡するといったトラブルを回避できる。また切り欠き
部９を設けることにより端子番号の識別が行なえる。さ
らに容器凹部側壁10に傾斜を有するようにすることによ
り、容器４と導体配線層５との隅部における接着を良好
にすることができる。
たフィルムキャリア３を容器４の凹部導体配線層５にア
ウターリードボンディングする。この容器４の材質は剛
性を有し、はんだ付け温度に数秒間さらされても反り・
ひずみ等を生じない耐熱性をもつものであればよく、た
とえばエポキシ系樹脂やセラミックスでよい。また凹部
側壁を第１図に示すように傾斜を有するようにしておけ
ば、容器と導体配線層の接着を良好にできる。この後封
止剤６により凹部の封止を行なう。封止剤６はたとえば
エポキシ系ポッティング樹脂でよい。なお、封止の際、
凹部に設けた貫通孔７からも封止剤６を封入することに
より、封止剤のまわりを良くし、気泡の発生等の無いよ
り良好な封止を行なうことが可能である。また容器４の
凹部周辺凸部表面の導体配線層５相互の間に溝部８を設
けておけば、本半導体パッケージをプリント基板面、導
体配線層上に実装するときに隣り合う導体配線層同志が
短絡するといったトラブルを回避できる。また切り欠き
部９を設けることにより端子番号の識別が行なえる。さ
らに容器凹部側壁10に傾斜を有するようにすることによ
り、容器４と導体配線層５との隅部における接着を良好
にすることができる。
以下本発明の第２の実施例について図面を参照しなが
ら説明する。
ら説明する。
第２図は本発明の第２の実施例における半導体装置の
構成を示すものである。第２図において、11は容器、12
は放熱板、13は容器11側面に設けられた凹部、14はプリ
ント基板、15はプリント基板14上に形成された導体配線
層、16は切り欠き部である。
構成を示すものである。第２図において、11は容器、12
は放熱板、13は容器11側面に設けられた凹部、14はプリ
ント基板、15はプリント基板14上に形成された導体配線
層、16は切り欠き部である。
まず、第１の実施例と同様な方法によって容器11に半
導体素子を接合し、凹部を封止した後、凹部貫通孔より
封止する際に放熱板12を取りつけたものである。この放
熱板上に表示を施し、半導体素子の識別に用いてもよ
い。また、容器11の側面に凹部13を設けることにより、
プリント基板14上の導体配線層15上に本半導体パッケー
ジを実装する際の位置あわせの目印に用いることができ
る。切り欠き部16は第１の実施例と同様に、端子番号を
識別するために用いている。
導体素子を接合し、凹部を封止した後、凹部貫通孔より
封止する際に放熱板12を取りつけたものである。この放
熱板上に表示を施し、半導体素子の識別に用いてもよ
い。また、容器11の側面に凹部13を設けることにより、
プリント基板14上の導体配線層15上に本半導体パッケー
ジを実装する際の位置あわせの目印に用いることができ
る。切り欠き部16は第１の実施例と同様に、端子番号を
識別するために用いている。
なお、実施例においては、双方とも導体配線層を容器
凹部面上のみに形成したが、両面に形成した構成であっ
てもよい。また半導体素子と容器凹部導体配線層との接
合方法はフィルムキャリア方式でなくてもよく、たとえ
ばワイヤボンディングによってもよい。
凹部面上のみに形成したが、両面に形成した構成であっ
てもよい。また半導体素子と容器凹部導体配線層との接
合方法はフィルムキャリア方式でなくてもよく、たとえ
ばワイヤボンディングによってもよい。
発明の効果 以上のように本発明は凹部を有する容器表面上に導体
配線層を形成し、半導体素子を実装したフィルムキャリ
アを接合した後凹部を封止して成型した半導体パッケー
ジとすることにより、取扱いが容易で、他の表面実装パ
ッケージと同様な方法でプリント基板上への実装を行な
うことができるものとするものである。
配線層を形成し、半導体素子を実装したフィルムキャリ
アを接合した後凹部を封止して成型した半導体パッケー
ジとすることにより、取扱いが容易で、他の表面実装パ
ッケージと同様な方法でプリント基板上への実装を行な
うことができるものとするものである。
この際、容器凹部に貫通孔を設けることにより封止剤
のまわりを良くし、より良好な封止を行なえる。また、
容器凹部側壁に傾斜を持たせることにより、容器表面と
その上に形成された導体配線層との接着を良好にするこ
とができる。さらに、プリント基板上導体配線層と接着
する側の容器上導体配線層の相互間に溝部を設けること
により、はんだづけ時の短絡をなくすことができる。そ
して、容器または封止部に凹部または凸部または切り欠
き部または表示を設けることにより端子番号の識別の目
印またはプリント基板上実装時の位置あわせの目印とす
ることができる。
のまわりを良くし、より良好な封止を行なえる。また、
容器凹部側壁に傾斜を持たせることにより、容器表面と
その上に形成された導体配線層との接着を良好にするこ
とができる。さらに、プリント基板上導体配線層と接着
する側の容器上導体配線層の相互間に溝部を設けること
により、はんだづけ時の短絡をなくすことができる。そ
して、容器または封止部に凹部または凸部または切り欠
き部または表示を設けることにより端子番号の識別の目
印またはプリント基板上実装時の位置あわせの目印とす
ることができる。
第１図は本発明の第１の実施例における半導体装置の構
成図、第２図は本発明の第２の実施例における半導体装
置の構成図、第３図は従来のアウターリードボンディン
グの構成図である。 １……半導体素子、２……バンプ、３……フィルムキャ
リア、４……容器、５……導体配線層、６……封止剤、
７……貫通孔、８……溝部、９……切り欠き部、10……
容器凹部側壁、13……容器側面凹部。
成図、第２図は本発明の第２の実施例における半導体装
置の構成図、第３図は従来のアウターリードボンディン
グの構成図である。 １……半導体素子、２……バンプ、３……フィルムキャ
リア、４……容器、５……導体配線層、６……封止剤、
７……貫通孔、８……溝部、９……切り欠き部、10……
容器凹部側壁、13……容器側面凹部。
Claims (1)
- 【請求項１】半導体素子を収納しうる凹部を備え、上記
凹部から周辺の凸部にわたる導体配線層を表面上に形成
した剛性容器により、上記凹部に上記半導体素子を配
し、その電極と上記導体配線層とを接続し、上記凹部を
封止剤で埋めた半導体装置であって、上記凹部周辺の凸
部表面上に形成した導体配線層で、互いに隣接した導体
配線層相互の間に溝部を有することを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63241350A JP2553665B2 (ja) | 1988-09-27 | 1988-09-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63241350A JP2553665B2 (ja) | 1988-09-27 | 1988-09-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0289348A JPH0289348A (ja) | 1990-03-29 |
| JP2553665B2 true JP2553665B2 (ja) | 1996-11-13 |
Family
ID=17072990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63241350A Expired - Lifetime JP2553665B2 (ja) | 1988-09-27 | 1988-09-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2553665B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2677242B2 (ja) * | 1995-04-27 | 1997-11-17 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| KR100240748B1 (ko) * | 1996-12-30 | 2000-01-15 | 윤종용 | 기판을 갖는 반도체 칩 패키지와 그 제조 방법 및 그를 이용한적층 패키지 |
| KR100447226B1 (ko) * | 2001-10-24 | 2004-09-04 | 앰코 테크놀로지 코리아 주식회사 | 칩 삽입형 반도체 패키지 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5481454U (ja) * | 1977-11-19 | 1979-06-09 | ||
| JPS57178449U (ja) * | 1981-05-06 | 1982-11-11 | ||
| JPS60216571A (ja) * | 1984-04-11 | 1985-10-30 | Mitsubishi Electric Corp | 半導体装置 |
| JPS619849U (ja) * | 1984-06-25 | 1986-01-21 | カシオ計算機株式会社 | 回路基板 |
-
1988
- 1988-09-27 JP JP63241350A patent/JP2553665B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0289348A (ja) | 1990-03-29 |
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