JP2556550B2 - Ｎ▲上＋▼非晶質シリコンに対する高歩留りの電気的コンタクトを形成するための方法 - Google Patents

Description

【発明の詳細な説明】 開示の背景 本発明は一般に電気接触を増強するために、ドーピン
グされた非晶質シリコンを処理する方法を対象とする。
この方法は超小形電子回路デバイスの製造に適用可能で
あり、具体的には薄膜非晶質シリコン半導体の製造、特
に液晶ディスプレイ・マトリックス・アドレス・システ
ムに用いられる薄膜非晶質シリコン半導体の製造に適用
可能である。

液晶ディスプレイ装置は通常、外側の縁が密封され
た、大量の液晶材料を収容した一対の平らなパネルで構
成される。一般に平らなパネルの内側表面には所定のパ
ターンで透明な電極材料が配置される。一方のパネルは
典型的には１つの透明な接地電極によって完全におおわ
れる。反対側のパネルはここで画素電極と呼ぶ透明電極
のアレーで構成される。このように液晶ディスプレイの
典型的なセルは画素電極と接地電極との間に配置された
液晶材料を含んでいて、事実上、透明な前面パネルと後
面パネルの間に配置されたコンデンサ状構造を形成す
る。しかし一般に透明でなければならないのは２つのパ
ネルの中の一方のパネルとその上に配置された電極だけ
である。

動作中、液晶材料の配向は、液晶材料の両側の電極間
に印加される電圧によって左右される。通常、画素電極
に印加される電圧により液晶材料の光学的性質が変化す
る。この光学的変化によってディスプレイ画面に情報が
表示される。従来のディジタル・ウォッチのディスプレ
イ、最新のLCDディスプレイ、ある種の小形テレビ受像
機で使用されるスクリーンでは、通常、視覚効果が反射
光の変化によって作られる。しかし、透明な前面パネル
および後面パネルならびに透明な電極を使用すれば透過
効果によっても視覚効果を生じることができる。これら
の透過効果は螢光型デバイスを含むディスプレイ用の光
源を作動することによって容易に得ることができる。こ
れは通常、背面照明と呼ばれる。種々の電気的機構を用
いてLCDディスプレイの個々の画素が逐次的にオン・オ
フされる。これに関連して言えば、本発明のスイッチ素
子は非晶質シリコンの層を用いた薄膜電界効果トランジ
スタで構成される。このデバイスがLCDディスプレイ用
として好ましい理由は、小形で、消費電力が小さく、ス
イッチング速度が高く、製造が容易であり、かつ従来の
LCD構造に適合できるためである。

プラズマ促進化学蒸着（PECVD）により形成した非晶
質シリコン（ａ−Si）および窒化シリコンから作った薄
膜電界効果トランジスタは液晶ディスプレイのマトリッ
クス・アドレス指定の用途に理想的である。それらは従
来の集積回路製造技術で用いられる方法と装置を使って
高画素密度でガラス基板上に形成される。LCDディスプ
レイ用の１つのFET製造方法では、２つのマスク工程を
使ってN⁺非晶質シリコンに対してモリブデン・コンタク
トが堆積される。すなわち、窒化シリコン等の絶縁材料
を堆積し、真性非晶質シリコン層を堆積し、非晶質シリ
コン層の上側部分をドーピングした後、モリブデンの薄
層がスパッタリングにより堆積される。この薄膜は「メ
サ」と呼ばれる小領域にパターン形成される。次に窒化
シリコンおよびシリコンの層が、ここで「アイランド」
と呼ぶ、メサより若干大きい領域にパターン形成され
る。その後、厚いモリブデンがウェーハの上に堆積さ
れ、ソース／ドレーンおよびデータ線電極にパターン形
成される。モリブデンをN⁺シリコンに確実に接触させる
ためには、アイランドの形成工程前に薄いモリブデンを
堆積することが必要であることがわかった。したがっ
て、コンタクトの形成には２つのマスク工程が必要にな
る。すなわちメサ形成用のマスクおよびアイランド形成
用のマスクが必要である。マスク工程の数を減らすこと
は処理時間が短縮され、また一般にデバイスの歩留りが
向上するので望ましい。

発明の要約 本発明の一態様によれば、厚さ約50ナノメートルのモ
リブデンの薄層がN⁺シリコンの上にスパッタリングによ
り堆積される。次にこのモリブデン層はパターン形成を
行うことなく除去される。次に前と同様にシリコン／窒
化シリコン層をアイランドにパターン形成する。次にソ
ース／ドレーン用モリブデン金属の堆積、パターン形成
およびエッチングを行なって、処理を完了する。モリブ
デンのソース／ドレーン電極とN⁺非晶質シリコン材料と
の間の電気的接触の改良に寄与すると考えられるのは、
この薄いモリブデン層の堆積とその後の除去である。

本発明の処理方法によりソース／ドレーン・コンタク
トの形成の前にモリブデンのメサを形成する必要がなく
なることがわかる。したがって、１つのマスク工程が必
要とされなくなる。本発明を用いない場合、メサ／アイ
ランド構造が一般に必要とされることもわかる。これ
は、シリコン／窒化シリコン層のアンダーカットによる
張出しの問題が生じ、これによりソース／ドレーンのメ
タライズに際して段被覆の問題が生じるからである。

したがって、本発明の１つの目的は非晶質シリコン材
料に対する電気的接触を改良するための方法を提供する
ことである。更に本発明の１つの目的は非晶質シリコン
薄膜トランジスタの形成に必要とされるマスク工程の数
を減らすことである。

本発明の更にもう１つの目的は超小形回路の用途に用
いられる薄膜電界効果トランジスタ・デバイスの歩留り
を向上させることにある。

本発明の更にもう１つの目的はマスク工程の数を減ら
し、マトリックス・アドレス方式の液晶ディスプレイの
製造歩留りを向上させることである。

また更に本発明の１つの目的は、特に次の接触用材料
がモリブデンであるとき、非晶質シリコン表面、特にN⁺
ドーピングされた非晶質シリコン表面を処理して、上記
表面との電気的接触を向上させる方法を提供することで
ある。

発明と考える要旨は特許請求の範囲に記載してある
が、本発明の構成および実施方法、ならびに上記以外の
目的および利点は図面を参照した以下の発明により明ら
かとなろう。

発明の具体的な説明 第1A図および第1B図は、特に本発明で使用するマスク
工程の数が他の処理方法の場合と比べて１つ少ないとい
う事実を示すために例示するものである。詳しく述べる
と、第1A図は倒立形薄膜電界効果トランジスタの製造の
一段階を示す。第1B図は本発明と異なるプロセスに従っ
て製造された完成後のFET構造を示す。第１図に示され
たトランジスタ構造はガラス基板10の上に配置されてい
る。これはこれらのトランジスタが液晶ディスプレイ装
置に用いられる典型的な場合を表わす。しかし、一般的
には、トランジスタに用いられる材料と熱的に適合しか
つ反応しない任意の絶縁性基板材料を上記のような基板
として使うことができる。ここに図示するようなトラン
ジスタ構造は倒立形と呼ばれる。というのは、ゲート電
極がトランジスタ構造の下側に配置されるからである。

詳しく述べると、第1A図において、基板10の上にゲー
ト電極12が配置される。ゲート電極材料と導電性リード
を配置するには通常、別個のマスクおよびパターン形成
工程が必要である。この工程は本発明の実施に特に関連
するものではない。金属ゲート電極12のパターン形成に
続いて、典型的には窒化シリコンよりなる絶縁層14が基
板の上に堆積される。同様に、非晶質シリコン材料16の
層が絶縁層14の上に堆積される。次に周知の方法によ
り、例えばN⁺のドーヒングされた非晶質シリコン層15が
堆積される。次に、モリブデンのような金属材料18の層
が用いられる。モリブデン層18はドーピングされたN⁺非
晶質シリコン材料15に対する電気的接触を向上させるた
めに用いられる。本発明が特に対象とするのはこの電気
的接触の改良である。第1A図および第1B図に示す方法に
よれば、層18はマスクされてパター形成操作が行われ、
その結果第1A図に示すようにメサ構造の層18が形成され
る。ここで、この特定のマスク工程が本発明の実施によ
って除去されることに注意されたい。しかし図示の例で
は、その後のマスク工程およびパターン形成工程により
層14,15および16の一部分が除去されて、図示のメサ構
造の下にアイランド構造が形成される。ここで注意すべ
き点は、もしソースおよびドレーン電極材料の堆積とエ
ッチングの前に層18の除去あるいはメサ構造の形成を行
わない場合、シリコン／窒化シリコン材料のアンダーカ
ットにより張出しが生じて、ソース／ドレーン・メタラ
イズ層の形成に際して段被覆の問題を生じさせる惧れが
あることである。この段被覆の問題が生じないようにす
るためには、メサおよびアイランド構造を形成するよう
に別々のマスク操作を行うことが非常に望ましいことが
わかった。

第1B図は第1A図に示す構造から薄膜電界効果トランジ
スタを形成するためのプロセスを完了した段階を示す。
詳しく述べると、好ましくはモリブデンよりなる導電材
料の層19が図示のように堆積されパターン形成される。
モリブデン材料のパターン形成の結果として、電界効果
トランジスタのソース部とドレーン部と隔てる開口また
は間隙が形成される。また、接触を改良するための層18
が図示のように部分18′に分割される。通常同じ材料た
とえばモリブデンで構成されるが、層18′と19は第1B図
では別個のものとして示してある。というのは、これら
は実際には若干異なった機能を果すからである。特に上
記の通り、モリブデン層18（パターン形成後は18′とし
て示す）は厚さが比較的薄く、例えばほぼ50ナノメート
ルであり、ドーピングされた非晶質シリコン層15に対す
る電気的接触を改良する役目だけを果す。しかし、実際
にはずっと厚いメタライズ層19を用いてパターン形成
し、ソースおよびドレーン、ならびにこれらと回路の他
の要素との接続部を形成する。一般に、上述のような液
晶ディスプレイ装置では、各画素に対応して第1B図（ま
たは本発明による後述の第2D図）に示すようなFETデバ
イスが１つずつ設けられる。ここで、図面に示す構造は
厳密に縮尺して示されていず、特に、図を明瞭にするた
めに超小形電子回路の製造技術の当業者には理解される
ように垂直方向の寸法が誇張されていることに留意され
たい。

本発明を実施するためのプロセスが第2A図乃至第2D図
に例示されている。第2A図の断面で示す構造を作るため
に必要な処理は、典型的には前に第1A図について説明し
たのと同様である。ところで、図はドーピングされた非
晶質シリコン層15が別個の層として示されているが、こ
の層は実際には非晶質シリコン層16の一部をドーピング
することによって形成されることが当業者には理解され
よう。このように層15と層16は本質的に単一構造を形成
しており、相違点は非晶質シリコン材料の最も上側の領
域がリンのような特定のドーパントでドーピングされて
いることである。

第2A図にはまたモリブデンの薄層21が示されている。
これはN⁺ドーピングされた非晶質シリコン上に好ましく
はスパッタリングにより堆積される。このモリブデン層
21の厚さは約10乃至100ナノメートル、特に約50ナノメ
ートルとするのが好ましい。また、他のプロセスとは対
照的に、この薄いモリブデン層21は除去される。これは
水溶液にしたリン酸、酢酸および硝酸の混合物でエッチ
ングすることによって除去するのが好ましい。これは通
常PAWNエッチと呼ばれている。ここで最も重要なこと
は、どんなパターン形成工程も用いずにモリブデン層21
が除去されるということである。これは第1A図および第
1B図に示すプロセスとは際立って対照的である。モリブ
デン層21の堆積と除去の結果として、N⁺ドーピングされ
た非晶質シリコン層15の永久的変質が生じたと考えられ
る。この変質部分は第2B図、第2C図および第2D図の太い
線20で示されている。本発明の望ましい特性はこの永久
的変質により得られると思われる。薄膜電界効果トラン
ジスタを形成するための本発明の好ましい実施例によれ
ば、前に述べたようにシリコン／窒化シリコン層のパタ
ーン形成を行なってアイランドを形成する。その結果生
ずる典型的なアイランドが第2C図に示されている。ここ
で、特に注意すべき点は、第2C図および第2D図には前述
したようなメサ構造がないことであり、アンダーカッ
ト、張出しまたは段被覆の問題が存在しないことであ
る。その上、N⁺ドーピングされた非晶質シリコン15の表
面の変質によって、その表面は、前に述べたようにソー
スおよびドレーン・メタライズ部を形成するために堆積
されたパターン形成されるモリブデン材19と電気的によ
り一層接触しやすくなる。その結果生じた構造が第2D図
に示されている。ところで、モリブデン層21の堆積を省
略した場合、良好な電気的コンタクトの歩留りが著しく
低下することがわかった。また実験を行なった結果、本
発明のプロセスで有益な効果が得られるのはモリブデン
層21を堆積し、次いで該層を除去することによるもので
あることが判明した。特に、電気的測定を行った結果、
モリブデンの堆積とその除去によりN⁺シリコン表面の変
質が生じていることがわかった。モリブデンを除去する
ためにPAWNエッチで長い時間エッチングを行なった後で
も、N⁺シリコンの導電率は処理されていないN⁺シリコン
の場合よりもずっと高い。更に、表面のスパッタ・エッ
チングを行なった後、N⁺材料の小部分を除去するのに充
分なプラズマ・エッチングを行なったところ、モリブデ
ンの堆積とその除去を行なった材料と比べてN⁺導電率が
劇的に低下した。これはN⁺表面の永久的変質が生じたこ
とを示している。この変質は清浄工程や酸素の灰化（as
hing）を含む多数のレジスト処理工程を行った後も接続
する。この変質した表面は、アイランドの形成後に堆積
されてソースおよびドレーン・メタライズ部にパターン
形成される厚いモリブデン層19との間に良好な結果と接
触を得るために重要である。

代替の実施例では、第１のモリブデンのキャップをソ
ースおよびドレーン用のメタライズ層の堆積の直前まで
除去されない。このモリブデンのキャップは、ITO堆積
およびパターン形成のような中間処理工程の間、表面を
汚染から保護する。この後でモリブデンのキャップをエ
ッチングすることはSi表面から汚染物を取り去る点で都
合が良い。

したがって上記のことから明らかなように本発明のプ
ロセスはドーピングされた非晶質シリコン表面に対する
接触を著しく改善する。更に本発明のプロセスは薄膜非
晶質トランジスタの製造に用いられるマスク工程の数を
減少させる。更に、ここに述べたプロセスはマトリック
ス・アドレス型の液晶ディスプレイでFET制御デバイス
を形成するために有利である。また、このようなトラン
ジスタの製造に伴なう処理時間およびデバイスの歩留り
も本発明のプロセスによって改善される。

いくつかの実施例により本発明を詳細に説明してきた
が、当業者には多くの変形と変更を加えることができよ
う。したがって、発明の趣旨と範囲内にあるこのような
変形や変更は特許請求の範囲に包含されるものである。

【図面の簡単な説明】

第1A図は薄膜FET製造の１段階におけるメサおよびアイ
ランド構造を示す断面図である。第1B図は第1A図と類似
しているが、ソース／ドレーン・コンタクト材料を堆積
しパターン形成して得られた倒立形電界効果トランジス
タ・デバイスを示す断面図である。第2A図は本発明によ
るプロセスの最初の工程を示す断面図である。第2B図は
第2A図と類似しているが、堆積したモリブデンの薄層を
除去することによりN⁺非晶質シリコン表面の永久的変質
が生じることを示す断面図である。第2C図は第2B図の構
造をマスクしてパターン形成した後に形成されるアイラ
ンドを示し、メサ構造が存在しないことを示す断面図で
ある。第2D図は第2C図の構造にソース／ドレーン・メタ
ライズ層を堆積してパターン形成した後に得られる構造
を示す断面図である。 ［符号の説明］ 10:基板 12:ゲート電極 14:絶縁層 15:ドーピングされた非晶質シリコン層 16:非晶質シリコン層 19:ソースおよびドレーン・メタライズ部 20:永久的変質部分 21:モリブデン層

Claims (10)

(57)【特許請求の範囲】
1. 【請求項１】非晶率シリコン表面との電気的コンタクト
   を向上させるための非晶質シリコン表面の処理方法であ
   って、 上記非晶質シリコン表面の上にモリブデン層を堆積し、
   上記モリブデン層を除去する各工程を含むことを特徴と
   する非晶質シリコン表面の処理方法。
2. 【請求項２】上記除去工程が化学エッチングによって行
   なわれる請求項１記載の非晶質シリコン表面の処理方
   法。
3. 【請求項３】上記化学エッチングが水溶液にしたリン
   酸、酢酸および硝酸の混合物を用いて行われる請求項２
   記載の非晶質シリコン表面の処理方法。
4. 【請求項４】堆積された上記モリブデン層の厚さが10乃
   至100ナノメートルである請求項１記載の非晶質シリコ
   ン表面の処理方法。
5. 【請求項５】上記モリブデン層の厚さが約50ナノメート
   ルである請求項４記載の非晶質シリコン表面の処理方
   法。
6. 【請求項６】少なくとも上記モリブデンが除去された上
   記非晶質シリコン表面の上に金属を堆積する工程を含む
   請求項１記載の非晶質シリコン表面の処理方法。
7. 【請求項７】上記の堆積された金属をパターン形成する
   工程を含む請求項６記載の非晶質シリコン表面の処理方
   法。
8. 【請求項８】上記の堆積された金属がモリブデンである
   請求項６記載の非晶質シリコン表面の処理方法。
9. 【請求項９】上記モリブデン層がスパッタリングによっ
   て堆積される請求項１記載の非晶質シリコン表面の処理
   方法。
10. 【請求項１０】上記非晶質シリコン表面がN⁺非晶質シリ
    コンよりなる請求項１記載の非晶質シリコン表面の処理
    方法。