JP2556594B2 - 積和演算回路の試験装置 - Google Patents

Description

【発明の詳細な説明】 ［概要］ LSI中に形成される複数の積和演算回路の試験を行う
試験装置に関し、 積和演算回路の試験を短時間に行うことを目的とし、 複数個の積和演算回路に２つの種類の入力データを共
通に印加すると共に、これら積和演算回路は、それぞれ
の内部で乗算器により２つの入力データの積演算を行う
と共に、積演算が終了した時の隣の積和演算回路の積演
算結果と自己の積和演算回路の積演算結果との減算を加
算器により行い、一つの積和演算回路の積演算結果と、
各積和演算回路の隣の積演算結果と減算結果とを出力す
るように構成する。

［産業上の利用分野］ 本発明はLSI中に形成される複数の積和演算回路の試
験を行う試験装置に関する。

近年のLSIの高集積化，高機能化の要求に伴い、１チ
ップに複数の積和演算回路を有するLSIの実装が要求さ
れている。この種の積和演算回路が複数個実装されたLS
Iは、例えばディジタルフィルタ,FFT,画像信号処理,DCT
等に用いられる。このため、従来の１ユニット分の積和
演算回路を複数個用いた構成のものが提供されている。

この中で、非常に多数の試験パターンを必要とする乗
算器の試験は、LSIの全機能を試験する時間のかなりの
部分を占めることになり、試験時間の短縮化が要請され
ている。

［従来の技術］ 第５図は従来の積和演算回路の構成例を示すブロック
図である。２つの入力データDAin,DBinはそれぞれレジ
スタ1,2に一旦保持される。乗算器３はこれらレジスタ
1,2に保持されているデータを読出してDAin×DBinの乗
算を行う。この乗算結果は一旦レジスタ４に保持され
る。レジスタ４に保持された乗算結果はTDoutとして外
部に読出されると共に、加算器（ADD）５の一方の入力
に入る。加算器５はこの入力と、レジスタ６に保持され
ている値とを加算し、その結果を再びレジスタ６に保持
させると共に、その出力を積和演算結果Coutとして出力
する。

このような積和演算回路をLSI上に複数個形成し、こ
れら積和演算回路の試験を行おうとすると、第６図に示
すようなものとなる。図中の信号線中に示した数値は、
信号線のビット線を示す。図のMSU1〜MSU4はいずれも積
和演算回路10で、４個の積和演算回路10を試験する場合
を示している。これら積和演算回路10には、共通に２つ
のデータDAinとDBinが入力されており、積和演算回路10
中の乗算器（第５図の３参照）はこれら２つのデータの
乗算を行う。

その結果はそれぞれの積和演算回路10からTD1〜TD4と
して出力される。これら出力された乗算結果は、いずれ
もマルチプレクサ（MUX）11に入る。該マルチプレクサ1
1にはLSIの外部からセレクト信号SEL1〜SEL4が入ってお
り、これらセレクト信号によりMSUIからMSU4のうちのい
ずれか一つがセレクトされて乗算結果TDoutとして出力
される。

出力された乗算結果TDoutは、LSIの外部にピンから引
き出されている。引き出された値は別途準備されている
期待値と比較され、MSU毎に正しく乗算を行っているか
どうかがチェックされる。

第７図は、従来の試験回路の動作を示すタイミングチ
ャートである。DAinとしては（イ）に示すようにA1,A2,
A3,A4が入力され、DBinとしては（ロ）に示すようにB1,
B2,B3,B4が入力される。これら２種のデータがMSU1〜MS
U4に共通に入力される結果、これらMSUから出力される
乗算結果TD1〜TD4は、（ハ）に示すように出力される。
図では、それぞれ乗算結果がAB1〜AB4として示されてい
る。これら乗算結果は全てマルチプレクサ11に入ってい
る。

このマルチプレクサ11には（ニ）〜（ト）に示すよう
な４ビットのセレクト信号SEL1〜SEL4が入力されてい
る。例えば（ト）に示すようにMUS1がセレクトされれば
SEL1がアクチブとなり、MSU1の乗算結果TD1がマルチプ
レクサ11から出力され、（ヘ）に示すようにMSU2がセレ
クトされればSEL2がアクチブとなり、MSU2の乗算結果TD
2が出力される。この場合に、マルチプレクサ11の出力
は、入力データの変化に同期したストローブ信号により
TDoutとして外部にあらかじめ用意された期待値と比較
される。

［発明が解決しようとする課題］ 従来の方式では、試験用にデータセレクトのためのマ
ルチプレクサ11を設けて、外部からのセレクト信号SEL1
〜SEL4により順次別々に試験するようになっている。一
般に、乗算器の試験パターンは正確にその乗算動作が正
常であるかをチェックしようとすると、16ビット×16ビ
ットの場合で、約3000パターンに必要になる。従って、
第６図に示す４回路の場合にはその４倍の約12000パタ
ーンが必要となる。従って、LSIの試験パターン数の制
限内に収まらない場合や、収まった場合でも試験時間が
長くなる結果、量産性に支障をきたしていた。

本発明はこのような課題に鑑みてなされたものであっ
て、積和演算回路の試験を短時間に行うことができる積
和演算回路の試験装置を提供することを目的としてい
る。

［課題を解決するための手段］ 第１図は本発明の原理ブロック図である。図におい
て、20は複数の積和演算回路（MSU）で、図の場合はMSU
1からMSU4までの４個設けられているが任意の数であっ
てもよい。図に示す回路は全てLSI内に設けられてい
る。これらMSU20には２つの入力データDAinとDBinが共
通に入力されている。更に、これらMSU20には、テスト
モードであることを示す信号TESTが入っている。即ち、
このテスト信号TESTがアクチブの時にのみ、LSIは試験
モードとなる。

各MSUは自己の隣りあったMSU（図では自己の左側のMS
U）にその乗算結果を与え、隣から与えられた乗算結果
と自己の乗算結果とを減算し、その結果をそれぞれのMS
UからZF1〜ZF3として出力している。一番右端のMSUにつ
いては自己の右隣にMSUが存在しないので“空き”とな
っている。従って、MSU4については減算結果の出力は存
在しない。若し、MSU4からも減算結果を得たい場合に
は、MSU1の出力であるTDoutをMSU4にフィードバックし
て与えてやることもできる。累積加算結果はCO1〜CO4と
してそれぞれのMSUから出力されている。

［作用］ 各積和演算回路20は入力した２つのデータDAinとDBin
の乗算を行う。そして、自己の乗算結果と自己の右隣の
積和演算回路20から与えられる乗算結果との減算を行
い、その結果をZF1〜ZF3として出力する。減算結果が０
の場合には、例えばこれら信号ZF1〜ZF3が“1"となるよ
うに設計しておく。若し、これら減算結果が０にならな
い場合には、自己の乗算器か又は自己の右隣の積和演算
回路20内の乗算器のいずれかの乗算が誤っていることに
なる。

MSU1からは自己の乗算経過がTDoutとして出力されて
いるが、このTDoutが期待値と一致し、全ての信号ZF1〜
ZF3が“1"であればMSU1からMSU3まではその動作は正常
ということになる。正常であったら、今度は入力データ
を変えて同様の動作を行う。全パターンについてTDout
が期待値と一致し、全ての信号ZF1〜ZF3が“1"であれば
MSU1からMSU3までの乗算器は正常であることを示す。

若し、試験の途中でZF1〜ZF3のいずれか１つでも“0"
になれば、いずれかのMSUに乗算を正常に行わない乗算
器があることにり、このLSIは廃棄処分されることとな
る。このようにして本発明によれば、積和演算回路の試
験を短時間に行うことができる。

［実施例］ 以下、図面を参照して本発明の実施例を詳細に説明す
る。

第２図は第１図の原理図の動作を示すタイミング図で
ある。図において、（イ）はデータ入力DAin、（ロ）は
データ入力DBinである。MSU1〜MSU4はこれら両入力デー
タを受けて、その内部の乗算器が２つの入力データの乗
算を行い、その結果を自己の左隣のMSUに与える。順次
入力される２つのデータの乗算結果は、ストローブ信号
に同期して出力される。一方、左端のMSU1からは乗算結
果TDoutが（ハ）に示すように出力される。

ここで、入力データA1とB1の乗算において、MSU1とMS
U2のいずれかに乗算ミスが発生したら、両方の乗算結果
の減算が０とならないので、ZF1が図に示すように“0"
となり、外部に乗算結果の異常を通知する。この場合に
おいて、TDoutが正しい場合には、MSU2の乗算器が不良
ということになる。

第３図は本発明に用いる積和演算回路の一実施例を示
す構成ブロック図である。第５図と同一のものには同一
の符号を付して示す。図において、30は２つの入力の加
算を行う加算器、31は自己の右隣のMSUの乗算結果TDin
及びレジスタ６に保持されている積和の両入力を受け、
これら入力のうちのいずれか一方をセレクトして加算器
30の一方の入力に入れるマルチプレクサである。加算器
30の他方の入力には、乗算器３の乗算結果が入る。

加算器30及びマルチプレクサ31にはテストモードを指
定するTEST信号が入っている。セレクタ31は、乗算結果
と比較すべき外部データTDinをTEST信号が“1"の時にセ
レクトする。また、TEST信号が“1"の時、加算器30の初
段のキャリーイン入力Cinに入ると、加算器30はレジス
タ４の出力から外部入力TDinを減じる減算器として動作
するようになっている。

32は加算器30の出力をビット数分受けてそのノアをと
るノアゲート、33は該ノアゲート32の出力を保持するレ
ジスタである。該レジスタ33から自己の乗算結果と外部
からの乗算結果が一致しているかどうかを示す信号ZFi
が出力される。このように構成された回路の動作を説明
すれば、以下のとおりである。

先ず、LSIの試験時にはTEST信号は“1"になる。従っ
て、この時にはマルチプレクサ31は外部入力（隣のMSU
の乗算器出力）TDinが加算器30の一方の入力に入り、該
加算器30の他方の入力にはレジスタ４の出力（乗算器３
の乗算結果）が入る。この時、加算器30は、レジスタ４
の内容から外部入力TDinを減算する減算器として機能し
ている。

従って、若し、自己の乗算器３の乗算結果と隣のMSU
の乗算結果が等しければ加算器30の出力は０となる。即
ち全ビットが０となる。この結果、ノアゲート32の出力
は“1"となり、レジスタ33に保持される。該レジスタ33
に保持された値は比較結果信号ZFiとして出力される。
この場合、ZFi＝１となるので、乗算器の動作は正常と
いうことになる。

なお、この時、レジスタ４に保持されている自己の乗
算結果はTDoutとして外部に出力される。このTDoutが左
隣のMSUの外部入力TDinとなる。自己の左隣のMSUも同様
の試験を行う。

第４図は本発明の他の実施例を示す構成ブロック図で
ある。第１図と同一のものは、同一の符号を付して示
す。図に示す実施例は、各MSUから出力されるZF信号を
１個のオアゲート40に入れ、該オアゲート40から比較結
果信号ZFを出力するようにしたものである。LSIの試験
においては、内蔵されているMSUのうちのどのMSUが不良
かどうかということは問題とならず（何故ならMSUが１
個でも不良になれば、当然LSIは廃棄処分となるか
ら）、いずれかのMSUが少なくとも１個不良であるとい
うことが分かるだけよい。

従って、いずれかのMSUに不良があれば、ZF信号は
“1"になり、当該LSIが不良であることを外部に通知し
てくれる。しかも、このような構成とするとLSIの外部
ピンの本数がTDoutとZFだけの２本ですむので、LSI設計
上も有利である。

上述の説明では、MSUを４個設けた場合を例にとった
が、本発明はこれに限るものではなく、任意の数のMSU
を設けた場合にも同様に適用することができる。

［発明の効果］ 以上、詳細に説明したように本発明によれば、各積和
演算回路（MSU）は入力した２つのデータDAinとDBinの
乗算を行い、自己の乗算結果と自己の右隣の積和演算回
路から与えられる乗算結果との減算を行い、その結果を
各積和演算回路毎に出力する構成とすることにより、積
和演算回路の試験を短時間に行うことができる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は原理図の動作を示すタイミング図、 第３図は本発明に用いる積和演算回路の一実施例を示す
ブロック図、 第４図は本発明の他の実施例を示すブロック図、 第５図は従来の積和演算回路の構成例を示す図、 第６図は従来の積和演算回路の試験方式を示すブロック
図、 第７図は従来例の試験タイミング図である。 第１図において、 20は積和演算回路である。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】複数個の積和演算回路（20）に２つの種類
   の入力データを共通に印加すると共に、 これら積和演算回路（20）は、それぞれの内部で乗算器
   により２つの入力データの積演算を行うと共に、積演算
   が終了した時の隣の積和演算回路（20）の積演算結果と
   自己の積和演算回路の積演算結果との減算を加算器によ
   り行い、 一つの積和演算回路（20）の積演算結果と、各積和演算
   回路（20）の隣の積演算結果と減算結果とを出力するよ
   うに構成したことを特徴とする積和演算回路の試験装
   置。
2. 【請求項２】前記各積和演算回路（20）から出力される
   減算結果の論理和を前記一つの積和演算回路の積演算結
   果と共に出力するように構成したことを特徴とする請求
   項１記載の積和演算回路の試験装置。