JP2556618B2 - 電界効果型半導体装置の製造方法 - Google Patents
電界効果型半導体装置の製造方法Info
- Publication number
- JP2556618B2 JP2556618B2 JP2324633A JP32463390A JP2556618B2 JP 2556618 B2 JP2556618 B2 JP 2556618B2 JP 2324633 A JP2324633 A JP 2324633A JP 32463390 A JP32463390 A JP 32463390A JP 2556618 B2 JP2556618 B2 JP 2556618B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- transistor
- conductive film
- drain
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、静電破壊保護機能を有する電界効果型半
導体装置の製造方法に関するもので、特に集積回路用の
電界効果トランジスタにより構成された半導体装置の静
電破壊耐圧向上と、製造の簡略化および歩留まりの向上
に適した電界効果型半導体装置の製造方法に係る。
導体装置の製造方法に関するもので、特に集積回路用の
電界効果トランジスタにより構成された半導体装置の静
電破壊耐圧向上と、製造の簡略化および歩留まりの向上
に適した電界効果型半導体装置の製造方法に係る。
電界効果トランジスタにより構成された集積回路装置
では、構成素子の微細化が大きく進展し、最小加工寸法
は１μｍ以下のいわゆるサブミクロン領域に達してい
る。構成素子の微細化に伴いトランジスタでは高信頼性
化を図るためシングルドレイン構造からLDD（Lightly D
oped Drain）構造に改良がなされてきた。しかしその反
面、静電破壊耐圧に急激な低下がみられ（C.Duvvury et
al.“ESD Protection Reliability in 1μm CMOS Tech
nologies,“Proceedings of the IRPS,p.199−205,198
6〕、信頼性上大きな問題になってきた。
では、構成素子の微細化が大きく進展し、最小加工寸法
は１μｍ以下のいわゆるサブミクロン領域に達してい
る。構成素子の微細化に伴いトランジスタでは高信頼性
化を図るためシングルドレイン構造からLDD（Lightly D
oped Drain）構造に改良がなされてきた。しかしその反
面、静電破壊耐圧に急激な低下がみられ（C.Duvvury et
al.“ESD Protection Reliability in 1μm CMOS Tech
nologies,“Proceedings of the IRPS,p.199−205,198
6〕、信頼性上大きな問題になってきた。
そこで、用途に応じてGOLD（Gate−Drain Overlapped
LDD）とシングルドレインとを混用したトランジスタ構
造〔特開平１−157570号公報〕が提案されている。この
構造とその製造方法を第２図に基づいて説明する。
LDD）とシングルドレインとを混用したトランジスタ構
造〔特開平１−157570号公報〕が提案されている。この
構造とその製造方法を第２図に基づいて説明する。
同図（ａ）では、Ｐ型シリコン単結晶基板100上に素
子分離酸化膜１およびゲート酸化膜２を形成し、30〜10
0nmの薄い多結晶シリコン膜３を堆積する。その後、多
結晶シリコン膜３上に自然酸化膜４（５〜10nm）を形成
する。さらに、自然酸化膜４上に多結晶シリコン膜５お
よびSiO2膜６を順次形成した後、ゲート形成予定部にレ
ジストパターン７をフォトリソ工程により形成する。
子分離酸化膜１およびゲート酸化膜２を形成し、30〜10
0nmの薄い多結晶シリコン膜３を堆積する。その後、多
結晶シリコン膜３上に自然酸化膜４（５〜10nm）を形成
する。さらに、自然酸化膜４上に多結晶シリコン膜５お
よびSiO2膜６を順次形成した後、ゲート形成予定部にレ
ジストパターン７をフォトリソ工程により形成する。
同図（ｂ）では、レジストパターン７をマスクにして
SiO2膜６をパターン形成する。その後、レジストパター
ン７を除去し、SiO2膜６をマスクにして多結晶シリコン
膜５を等方性エッチングする。このとき、自然酸化膜４
がエッチングストップの働きをし、薄い下層多結晶シリ
コン膜３が残存する。
SiO2膜６をパターン形成する。その後、レジストパター
ン７を除去し、SiO2膜６をマスクにして多結晶シリコン
膜５を等方性エッチングする。このとき、自然酸化膜４
がエッチングストップの働きをし、薄い下層多結晶シリ
コン膜３が残存する。
同図（ｃ）では、トランジスタTr2の形成領域をレジ
スト膜８で覆った後、トランジスタTr1の形成領域のSiO
2膜６をマスクにしてリンを多結晶シリコン膜３を通し
てイオン注入し、Ｐ型シリコン単結晶基板100中に低濃
度ソース・ドレイン領域（詳しくは、ソースおよびドレ
インとなる低濃度の半導体領域）９を形成する。
スト膜８で覆った後、トランジスタTr1の形成領域のSiO
2膜６をマスクにしてリンを多結晶シリコン膜３を通し
てイオン注入し、Ｐ型シリコン単結晶基板100中に低濃
度ソース・ドレイン領域（詳しくは、ソースおよびドレ
インとなる低濃度の半導体領域）９を形成する。
同図（ｄ）では、レジスト膜８を除去した後、トラン
ジスタTr1の形成領域をレジスト膜10で覆い、トランジ
スタTr2の形成領域のSiO2膜６をマスクにしてヒ素を多
結晶シリコン膜３を通してイオン注入し、Ｐ型シリコン
単結晶基板100中に高濃度ソース・ドレイン領域（詳し
くは、ソースおよびドレインとなる高濃度の半導体領
域）11を形成する。
ジスタTr1の形成領域をレジスト膜10で覆い、トランジ
スタTr2の形成領域のSiO2膜６をマスクにしてヒ素を多
結晶シリコン膜３を通してイオン注入し、Ｐ型シリコン
単結晶基板100中に高濃度ソース・ドレイン領域（詳し
くは、ソースおよびドレインとなる高濃度の半導体領
域）11を形成する。
同図（ｅ）では、トランジスタTr2の形成領域の多結
晶シリコン膜３が露呈した段階で、SiO2膜６をマスクに
して多結晶シリコン膜３を異方性エッチングする。
晶シリコン膜３が露呈した段階で、SiO2膜６をマスクに
して多結晶シリコン膜３を異方性エッチングする。
同図（ｆ）では、レジスト膜10を除去した後、全面に
SiO2膜12を堆積する。
SiO2膜12を堆積する。
同図（ｇ）では、SiO2膜12を異方性エッチングするこ
とにより、トランジスタTr1,Tr2のゲート側壁に残存さ
せ、トランジスタTr1の形成領域のSiO2膜６およびSiO2
膜12をマスクにして多結晶シリコン膜３を異方性エッチ
ングする。最後にSiO2膜６およびSiO2膜12をマスクにし
てヒ素をイオン注入し、Ｐ型シリコン単結晶基板100中
に高濃度ソース・ドレイン領域（詳しくは、ソースおよ
びドレインとなる高濃度の半導体領域）13を形成する。
とにより、トランジスタTr1,Tr2のゲート側壁に残存さ
せ、トランジスタTr1の形成領域のSiO2膜６およびSiO2
膜12をマスクにして多結晶シリコン膜３を異方性エッチ
ングする。最後にSiO2膜６およびSiO2膜12をマスクにし
てヒ素をイオン注入し、Ｐ型シリコン単結晶基板100中
に高濃度ソース・ドレイン領域（詳しくは、ソースおよ
びドレインとなる高濃度の半導体領域）13を形成する。
第２図に示されたような従来の方法ではつぎのような
問題点がある。
問題点がある。
（１） GOLD構造のみのトランジスタの形成工程に比べ
て、この方法でGOLD構造のトランジスタTr1とシングル
ドレイン構造のトランジスタTr2とを同時に形成する
と、工程が複雑になり、歩留り低下の原因につながる。
て、この方法でGOLD構造のトランジスタTr1とシングル
ドレイン構造のトランジスタTr2とを同時に形成する
と、工程が複雑になり、歩留り低下の原因につながる。
（２） トランジスタTr2の形成領域の多結晶シリコン
膜３のエッチングには、SiO2膜６をマスクとして用いて
いるため、トランジスタTr2のゲート長のバラツキが大
きくなる。
膜３のエッチングには、SiO2膜６をマスクとして用いて
いるため、トランジスタTr2のゲート長のバラツキが大
きくなる。
（３） トランジスタTr2を保護トランジスタとして用
いた場合、トランジスタTr2のゲート長に大きなバラツ
キが生じると、その静電破壊耐圧のバラツキも大きくな
る。
いた場合、トランジスタTr2のゲート長に大きなバラツ
キが生じると、その静電破壊耐圧のバラツキも大きくな
る。
この発明の目的は、GOLD構造とシングルドレイン構造
を混用したトランジスタ構造の電界効果型半導体装置を
形成する上において、製造工程の簡略化を図るととも
に、シングルドレイン構造のトランジスタのゲート長の
バラツキを低減して静電破壊耐圧のバラツキを低減する
ことができる電界効果型半導体装置の製造方法を提供す
ることである。
を混用したトランジスタ構造の電界効果型半導体装置を
形成する上において、製造工程の簡略化を図るととも
に、シングルドレイン構造のトランジスタのゲート長の
バラツキを低減して静電破壊耐圧のバラツキを低減する
ことができる電界効果型半導体装置の製造方法を提供す
ることである。
これらの課題を解決するために、この発明の電界効果
型半導体装置の製造方法は、第１導電型の半導体層上
に、ゲート絶縁膜とゲート電極となる第１の導電膜と所
定の厚さの第１の被膜とをこの順に積層形成する。
型半導体装置の製造方法は、第１導電型の半導体層上
に、ゲート絶縁膜とゲート電極となる第１の導電膜と所
定の厚さの第１の被膜とをこの順に積層形成する。
そして、第１の被膜の所定の領域を選択的に除去し、
第１の被膜および第１の被膜が除去された領域の第１の
導電膜上にゲート電極となる第２の導電膜を平坦に形成
し、第１の導電膜と第２の導電膜とを直接電気的に接続
する。ついで、第２の導電膜を第１の導電膜上の所定の
膜厚だけ残して他の領域を除去するようにエッチバック
し、第１導電型の半導体層上に第１および第２のトラン
ジスタ用のゲート電極を形成する。
第１の被膜および第１の被膜が除去された領域の第１の
導電膜上にゲート電極となる第２の導電膜を平坦に形成
し、第１の導電膜と第２の導電膜とを直接電気的に接続
する。ついで、第２の導電膜を第１の導電膜上の所定の
膜厚だけ残して他の領域を除去するようにエッチバック
し、第１導電型の半導体層上に第１および第２のトラン
ジスタ用のゲート電極を形成する。
ついで、第１の被膜を除去し、さらに第２のトランジ
スタの形成領域をレジスト膜で被った後、第２の導電膜
をマスクとして用いるイオン注入により、第１のトラン
ジスタの形成領域のみに第２導電型の不純物を第１の導
電膜を透過させて、第１導電型の半導体層中に注入し、
ソースおよびドレインとなる低濃度の第２導電型の第１
の半導体領域を形成する。
スタの形成領域をレジスト膜で被った後、第２の導電膜
をマスクとして用いるイオン注入により、第１のトラン
ジスタの形成領域のみに第２導電型の不純物を第１の導
電膜を透過させて、第１導電型の半導体層中に注入し、
ソースおよびドレインとなる低濃度の第２導電型の第１
の半導体領域を形成する。
ついで、レジスト膜を除去した後、第２の導電膜の側
面に第２の被膜を形成し、第２の被膜および第２の導電
膜をエッチングマスクとして用いて第１の導電膜を選択
的に除去し、第２の被膜および第２の導電膜をマスクと
して用いるイオン注入により、第１導電型の半導体層中
に第２導電型の不純物を注入し、第１のトランジスタの
形成領域においてソースおよびドレインの一部となると
ともに、第２のトランジスタの形成領域においてソース
およびドレインとなる高濃度の第２導電型の第２の半導
体領域を形成する。
面に第２の被膜を形成し、第２の被膜および第２の導電
膜をエッチングマスクとして用いて第１の導電膜を選択
的に除去し、第２の被膜および第２の導電膜をマスクと
して用いるイオン注入により、第１導電型の半導体層中
に第２導電型の不純物を注入し、第１のトランジスタの
形成領域においてソースおよびドレインの一部となると
ともに、第２のトランジスタの形成領域においてソース
およびドレインとなる高濃度の第２導電型の第２の半導
体領域を形成する。
以上のような工程で、第１導電型の半導体層上に逆Ｔ
字形のゲート電極がソースおよびドレインにオーバーラ
ップした構造の第１のトランジスタと高静電破壊耐圧を
持つシングルドレイン構造の第２のトランジスタを形成
する。
字形のゲート電極がソースおよびドレインにオーバーラ
ップした構造の第１のトランジスタと高静電破壊耐圧を
持つシングルドレイン構造の第２のトランジスタを形成
する。
この発明の電界効果型半導体装置の製造方法による
と、つぎのような作用が得られる。
と、つぎのような作用が得られる。
（１） この発明の方法によれば、第１のトランジスタ
のソースおよびドレインとなる低濃度の半導体領域を形
成した後、第１および第２のトランジスタのソースおよ
びドレインとなる高濃度の半導体領域を同時に形成する
ので、ソースおよびドレインとゲートとがオーバーラッ
プした構造のトランジスタと、シングルドレイン構造の
トランジスタとを同一基板上に形成する場合にも、ソー
スおよびドレインとゲートとがオーバーラップした構造
のトランジスタのみを形成する場合に比べて、工程が複
雑にならない。
のソースおよびドレインとなる低濃度の半導体領域を形
成した後、第１および第２のトランジスタのソースおよ
びドレインとなる高濃度の半導体領域を同時に形成する
ので、ソースおよびドレインとゲートとがオーバーラッ
プした構造のトランジスタと、シングルドレイン構造の
トランジスタとを同一基板上に形成する場合にも、ソー
スおよびドレインとゲートとがオーバーラップした構造
のトランジスタのみを形成する場合に比べて、工程が複
雑にならない。
（２） シングルドレイン構造のトランジスタもゲート
がオーバーラップした構造のトランジスタと同様にゲー
ト側壁の被膜をマスクとして第１の導電膜をエッチング
するため、ゲート長のバラツキが小さくなる。
がオーバーラップした構造のトランジスタと同様にゲー
ト側壁の被膜をマスクとして第１の導電膜をエッチング
するため、ゲート長のバラツキが小さくなる。
（３） シングルドレイン構造のトランジスタを保護ト
ランジスタとして用いた場合、ゲート長のバラツキが小
さいので、その静電破壊耐圧のバラツキも小さくなる。
ランジスタとして用いた場合、ゲート長のバラツキが小
さいので、その静電破壊耐圧のバラツキも小さくなる。
〔実 施 例〕 第１図はこの発明の電界効果型半導体装置の製造方法
の一実施例を示す製造工程断面図である。同図（ａ）〜
（ｅ）はCMOSトランジスタにおけるNchトランジスタの
形成方法について示している。
の一実施例を示す製造工程断面図である。同図（ａ）〜
（ｅ）はCMOSトランジスタにおけるNchトランジスタの
形成方法について示している。
同図（ａ）では、Ｐ型シリコン単結晶基板100中にＮ
型半導体層25を形成し、Ｐ型シリコン単結晶基板（特許
請求の範囲における第１導電型の半導体層に相当する）
100上に素子分離酸化膜１を形成するとともに、ゲート
絶縁膜としてゲート酸化膜２（10〜20nm）を形成し、そ
の上に第１の導電膜として薄い多結晶シリコン膜３を50
〜100nmの厚さに堆積する。さらに、第１の被膜として
シリコン酸化膜18を例えばCVD法で400nm堆積し、耐酸化
性被膜としてSi3N4膜19を堆積する。
型半導体層25を形成し、Ｐ型シリコン単結晶基板（特許
請求の範囲における第１導電型の半導体層に相当する）
100上に素子分離酸化膜１を形成するとともに、ゲート
絶縁膜としてゲート酸化膜２（10〜20nm）を形成し、そ
の上に第１の導電膜として薄い多結晶シリコン膜３を50
〜100nmの厚さに堆積する。さらに、第１の被膜として
シリコン酸化膜18を例えばCVD法で400nm堆積し、耐酸化
性被膜としてSi3N4膜19を堆積する。
同図（ｂ）では、ゲート電極となる領域のSi3N4膜19
およびシリコン酸化膜18をフォトリソ工程によりエッチ
ングして除去し、第２の導電膜となる多結晶シリコン膜
20を平坦に堆積する。
およびシリコン酸化膜18をフォトリソ工程によりエッチ
ングして除去し、第２の導電膜となる多結晶シリコン膜
20を平坦に堆積する。
同図（ｃ）では、Si3N4膜19上の多結晶シリコン膜20
を除去し、さらにゲート電極となる領域の多結晶シリコ
ン膜20の膜厚が300nm程度になるようエッチバックす
る。つぎに、多結晶シリコン膜20の表面を熱酸化し、10
0nm程度の厚さのシリコン熱酸化膜21を形成する。
を除去し、さらにゲート電極となる領域の多結晶シリコ
ン膜20の膜厚が300nm程度になるようエッチバックす
る。つぎに、多結晶シリコン膜20の表面を熱酸化し、10
0nm程度の厚さのシリコン熱酸化膜21を形成する。
同図（ｄ）では、Si3N4膜19およびシリコン酸化膜18
を除去する。シリコン酸化膜18を除去するとき、例えば
NH4F:HF＝20:1のエッチング液を用いると、シリコン酸
化膜18とシリコン熱酸化膜21とでは7:1以上の選択比が
得られるため、シリコン熱酸化膜21が除去される前にシ
リコン酸化膜18を除去することができる。つぎに、トラ
ンジスタTr2の形成領域およびCMOSトランジスタにおけ
るPchトランジスタTr3の形成領域をレジスト膜14で覆っ
た後、トランジスタTr1の形成領域のシリコン熱酸化膜2
1をマスクにしてリンを多結晶シリコン膜３を通してイ
オン注入し、Ｐ型シリコン単結晶基板100中に低濃度ソ
ース・ドレイン領域（詳しくは、ソースおよびドレイン
となる低濃度の半導体領域）22を形成する。
を除去する。シリコン酸化膜18を除去するとき、例えば
NH4F:HF＝20:1のエッチング液を用いると、シリコン酸
化膜18とシリコン熱酸化膜21とでは7:1以上の選択比が
得られるため、シリコン熱酸化膜21が除去される前にシ
リコン酸化膜18を除去することができる。つぎに、トラ
ンジスタTr2の形成領域およびCMOSトランジスタにおけ
るPchトランジスタTr3の形成領域をレジスト膜14で覆っ
た後、トランジスタTr1の形成領域のシリコン熱酸化膜2
1をマスクにしてリンを多結晶シリコン膜３を通してイ
オン注入し、Ｐ型シリコン単結晶基板100中に低濃度ソ
ース・ドレイン領域（詳しくは、ソースおよびドレイン
となる低濃度の半導体領域）22を形成する。
同図（ｅ）では、レジスト膜14を除去した後、シリコ
ン熱酸化膜21および多結晶シリコン膜20の側壁にスペー
サーとしてシリコン酸化膜23を形成する。つぎに、Pch
トランジスタTr3の形成領域をレジスト膜16で覆い、ト
ランジスタTr1,Tr2の各形成領域のシリコン熱酸化膜21
およびシリコン酸化膜23をマスクにしてヒ素をイオン注
入し、Ｐ型シリコン単結晶基板100中に高濃度ソース・
ドレイン領域（詳しくは、ソースおよびドレインとなる
高濃度の半導体領域）24を形成する。
ン熱酸化膜21および多結晶シリコン膜20の側壁にスペー
サーとしてシリコン酸化膜23を形成する。つぎに、Pch
トランジスタTr3の形成領域をレジスト膜16で覆い、ト
ランジスタTr1,Tr2の各形成領域のシリコン熱酸化膜21
およびシリコン酸化膜23をマスクにしてヒ素をイオン注
入し、Ｐ型シリコン単結晶基板100中に高濃度ソース・
ドレイン領域（詳しくは、ソースおよびドレインとなる
高濃度の半導体領域）24を形成する。
この方法では、トランジスタTr1の形成領域に低濃度
ソース・ドレイン領域９を形成するときに、トランジス
タTr2の形成領域を覆うレジスト膜14をPchトランジスタ
Tr3の形成領域を覆うためのレジスト膜と兼用し、トラ
ンジスタTr1の形成領域に低濃度ソース・ドレイン領域
９を形成した後に、トランジスタTr1,Tr2の各形成領域
に高濃度ソース・ドレイン領域17を同時に形成している
ため、CMOSトランジスタにおけるNchトランジスタが、
ソースおよびドレインとゲートとがオーバーラップした
構造のトランジスタとシングルドレイン構造の保護トラ
ンジスタとから形成されていても、Nchトランジスタが
ソースおよびドレインとゲートとがオーバーラップした
構造のトランジスタのみであるCMOSトランジスタ集積回
路を形成する場合と比べ、工程数を増加せずに高静電破
壊耐圧を保つ保護トランジスタを形成することができ
る。
ソース・ドレイン領域９を形成するときに、トランジス
タTr2の形成領域を覆うレジスト膜14をPchトランジスタ
Tr3の形成領域を覆うためのレジスト膜と兼用し、トラ
ンジスタTr1の形成領域に低濃度ソース・ドレイン領域
９を形成した後に、トランジスタTr1,Tr2の各形成領域
に高濃度ソース・ドレイン領域17を同時に形成している
ため、CMOSトランジスタにおけるNchトランジスタが、
ソースおよびドレインとゲートとがオーバーラップした
構造のトランジスタとシングルドレイン構造の保護トラ
ンジスタとから形成されていても、Nchトランジスタが
ソースおよびドレインとゲートとがオーバーラップした
構造のトランジスタのみであるCMOSトランジスタ集積回
路を形成する場合と比べ、工程数を増加せずに高静電破
壊耐圧を保つ保護トランジスタを形成することができ
る。
また、シングルドレイン構造のトランジスタTr2のゲ
ートがオーバーラップした構造のトランジスタTr1のゲ
ートと同様にゲート側壁の被膜をマスクとして第１の導
電膜をエッチングするため、ゲート長のバラツキが小さ
くなる。したがって、トランジスタTr2を保護トランジ
スタとして用いた場合、ゲート長のバラツキが小さいの
で、その静電破壊耐圧のバラツキも小さくなる。
ートがオーバーラップした構造のトランジスタTr1のゲ
ートと同様にゲート側壁の被膜をマスクとして第１の導
電膜をエッチングするため、ゲート長のバラツキが小さ
くなる。したがって、トランジスタTr2を保護トランジ
スタとして用いた場合、ゲート長のバラツキが小さいの
で、その静電破壊耐圧のバラツキも小さくなる。
また、ゲート長のバラツキが非常に小さく、多結晶シ
リコン膜３と多結晶シリコン膜20とを直接電気的に接続
した高静電破壊耐圧を持つ保護トランジスタを形成する
ことができる。
リコン膜３と多結晶シリコン膜20とを直接電気的に接続
した高静電破壊耐圧を持つ保護トランジスタを形成する
ことができる。
なお、ここではPchトランジスタTr3の形成領域のゲー
トをオーバーラップ型にしているが、Pchトランジスタ
にはゲートオーバーラップ型ではないLDD構造のトラン
ジスタ、DDD構造のトランジスタ、シングルドレイン構
造のトランジスタを用いてもよい。
トをオーバーラップ型にしているが、Pchトランジスタ
にはゲートオーバーラップ型ではないLDD構造のトラン
ジスタ、DDD構造のトランジスタ、シングルドレイン構
造のトランジスタを用いてもよい。
〔発明の効果〕 この発明の電界効果型半導体装置の製造方法によれ
ば、第１のトランジスタのソースおよびドレインとなる
低濃度の半導体領域を形成後、第１および第２のトラン
ジスタのソースおよびドレインとなる高濃度の半導体領
域を同時に形成するので、製造工程を複雑化することな
く、ソースおよびドレインとゲートとがオーバーラップ
した第１のトランジスタとシングルドレイン構造の第２
のトランジスタを持つ電界効果型半導体装置を得ること
ができる。また、シングルドレイン構造の第２のトラン
ジスタは静電破壊耐圧が大きく、またそのバラツキが小
さくできる。これにより、サブミクロンのトランジスタ
集積回路においても高静電破壊耐圧が得られ、微細化に
も大きく貢献するものである。
ば、第１のトランジスタのソースおよびドレインとなる
低濃度の半導体領域を形成後、第１および第２のトラン
ジスタのソースおよびドレインとなる高濃度の半導体領
域を同時に形成するので、製造工程を複雑化することな
く、ソースおよびドレインとゲートとがオーバーラップ
した第１のトランジスタとシングルドレイン構造の第２
のトランジスタを持つ電界効果型半導体装置を得ること
ができる。また、シングルドレイン構造の第２のトラン
ジスタは静電破壊耐圧が大きく、またそのバラツキが小
さくできる。これにより、サブミクロンのトランジスタ
集積回路においても高静電破壊耐圧が得られ、微細化に
も大きく貢献するものである。
第１図はこの発明の一実施例における電界効果型半導体
装置の製造方法を示す製造工程断面図、第２図は従来の
電界効果型半導体装置の製造方法を示す製造工程断面図
である。 １……素子分離酸化膜、２……ゲート酸化膜、3,5,20…
…多結晶シリコン膜、４……自然酸化膜、6,12……SiO2
膜、7,8,10,14,16……レジスト膜、9,22……低濃度ソー
ス・ドレイン領域、11,13,24……高濃度ソース・ドレイ
ン領域、25……Ｎ型半導体層、18,23……シリコン酸化
膜、19……Si3N4膜、21……シリコン熱酸化膜、100……
Ｐ型シリコン単結晶基板、Tr1……第１のトランジス
タ、Tr2……第２のトランジスタ、Tr3……第３のトラン
ジスタ
装置の製造方法を示す製造工程断面図、第２図は従来の
電界効果型半導体装置の製造方法を示す製造工程断面図
である。 １……素子分離酸化膜、２……ゲート酸化膜、3,5,20…
…多結晶シリコン膜、４……自然酸化膜、6,12……SiO2
膜、7,8,10,14,16……レジスト膜、9,22……低濃度ソー
ス・ドレイン領域、11,13,24……高濃度ソース・ドレイ
ン領域、25……Ｎ型半導体層、18,23……シリコン酸化
膜、19……Si3N4膜、21……シリコン熱酸化膜、100……
Ｐ型シリコン単結晶基板、Tr1……第１のトランジス
タ、Tr2……第２のトランジスタ、Tr3……第３のトラン
ジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78
Claims (1)
- 【請求項１】第１導電型の半導体層上にゲート絶縁膜を
形成する工程と、 前記ゲート絶縁膜上にゲート電極となる第１の導電膜を
形成する工程と、 前記第１の導電膜の上に所定の厚さの第１の被膜を形成
する工程と、 前記第１の被膜の所定の領域を選択的に除去する工程
と、 前記第１の被膜および第１の被膜が除去された領域の前
記第１の導電膜上にゲート電極となる第２の導電膜を平
坦に形成して前記第１の導電膜と前記第２の導電膜とを
直接電気的に接続する工程と、 前記第２の導電膜を前記第１の導電膜上の所定の膜厚だ
け残して他の領域を除去するようにエッチバックし、前
記第１導電型の半導体層上に第１および第２のトランジ
スタ用のゲート電極を形成する工程と、 前記第１の被膜を除去して前記第２のトランジスタの形
成領域をレジスト膜で被った後、前記第２の導電膜をマ
スクとして用いるイオン注入により、前記第１のトラン
ジスタの形成領域のみに第２導電型の不純物を前記第１
の導電膜を透過させて、前記第１導電型の半導体層中に
注入し、ソースおよびドレインとなる低濃度の第２導電
型の第１の半導体領域を形成する工程と、 前記レジスト膜を除去した後、前記第２の導電膜の側面
に第２の被膜を形成する工程と、 前記第２の被膜および前記第２の導電膜をエッチングマ
スクとして用いて前記第１の導電膜を選択的に除去する
工程と、 前記第２の被膜および第２の導電膜をマスクとして用い
るイオン注入により、前記第１導電型の半導体層中に第
２導電型の不純物を注入し、前記第１のトランジスタの
形成領域においてソースおよびドレインの一部となると
ともに、第２のトランジスタの形成領域においてソース
およびドレインとなる高濃度の第２導電型の第２の半導
体領域を形成する工程とを含み、 前記第１導電型の半導体層上に逆Ｔ字形のゲート電極が
ソースおよびドレインにオーバーラップした構造の第１
のトランジスタと高静電破壊耐圧を持つシングルドレイ
ン構造の第２のトランジスタを形成することを特徴とす
る電界効果型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2324633A JP2556618B2 (ja) | 1990-11-26 | 1990-11-26 | 電界効果型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2324633A JP2556618B2 (ja) | 1990-11-26 | 1990-11-26 | 電界効果型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04192457A JPH04192457A (ja) | 1992-07-10 |
| JP2556618B2 true JP2556618B2 (ja) | 1996-11-20 |
Family
ID=18168008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2324633A Expired - Fee Related JP2556618B2 (ja) | 1990-11-26 | 1990-11-26 | 電界効果型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2556618B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2544438B2 (ja) * | 1987-04-24 | 1996-10-16 | 株式会社日立製作所 | 半導体装置およびその製造方法 |
| JPH0732197B2 (ja) * | 1987-08-11 | 1995-04-10 | 三菱電機株式会社 | 半導体集積回路装置 |
-
1990
- 1990-11-26 JP JP2324633A patent/JP2556618B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04192457A (ja) | 1992-07-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH08250728A (ja) | 電界効果型半導体装置及びその製造方法 | |
| US5087582A (en) | Mosfet and fabrication method | |
| JPH08255846A (ja) | 半導体装置及びその製造方法 | |
| JP3039200B2 (ja) | Ｍｏｓトランジスタおよびその製造方法 | |
| JPH0324735A (ja) | 半導体装置の製造方法 | |
| JPH1074921A (ja) | 半導体デバイスおよびその製造方法 | |
| JPH077773B2 (ja) | 半導体装置の製造方法 | |
| KR920010316B1 (ko) | 반도체장치의 제조방법 | |
| KR100232197B1 (ko) | 반도체 소자의 제조 방법 | |
| JP2556618B2 (ja) | 電界効果型半導体装置の製造方法 | |
| JP3283458B2 (ja) | 半導体装置の製造方法 | |
| US5759900A (en) | Method for manufacturing MOSFET | |
| JPH08181223A (ja) | 半導体装置の製造方法 | |
| JPH0582549A (ja) | 薄膜トランジスタの製造方法 | |
| JP3088556B2 (ja) | 半導体装置の製法 | |
| JP3092186B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP3320476B2 (ja) | 半導体装置の製造方法 | |
| JPH06132489A (ja) | Ｍｏｓ型トランジスタおよびこれを利用した集積回路、ならびにｍｏｓ型トランジスタの製造方法 | |
| JP3521921B2 (ja) | 半導体装置の製造方法 | |
| KR100247813B1 (ko) | 반도체장치 및 그의 제조방법 | |
| JPH03120836A (ja) | 半導体装置 | |
| JPH0536716A (ja) | 半導体装置およびその製造方法 | |
| JPH0410564A (ja) | 半導体集積回路装置の製造方法 | |
| JPH0584064B2 (ja) | ||
| JPH02174236A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |