JP2557057B2 - 擬似スタテイツクメモリサブシステム - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、擬似スタテイツクメモリサブシステム、並
びに、このメモリサブシステムへのアクセスを制御する
制御方法に関する。

従来の技術 データ処理システムに使用されるランダムアクセスメ
モリ（RAM）の２つの主要な型式は、ダイナミツクRAMと
スタテイツクRAMである。ダイナミツクRAMは、各々のメ
モリセルの回路数が少いことから、より高密度のメモリ
が得られるため、優秀なメモリであることが多い。ま
た、ダイナミツクメモリは、アクセス時間が短かいこと
が普通である。これらのメモリ装置の欠点は、各々のメ
モリセルに蓄積された電荷を周期的に、例えば４ミリ秒
（ms）おきに補充する必要があることにある。しかしダ
イナミツクRAMは、リフレツシユ回路を付加した場合に
も、一層高密度となる。

電池からの給電によつて動作するポータブル・コンピ
ユーターが導入されると共にメモリの電力要求が、シス
テムの設計において一層重要な要素となつた。スタテイ
ツクメモリは、電池から出る電流が少いため、低密度で
アクセス時間が長いにも拘らず多用されている。

最近になつて、擬似スタテイツクRAMと呼ばれる新し
いダイナミツクRAMが開発された。擬似スタテイツクRAM
は、自己リフレツシユ「休眠」モードにおくことがで
き、このモードでは、ダイナミツクメモリは、わずか約
100マイクロアンペア（μＡ）の所要電流で、メモリチ
ツプ自身の論理回路によつて発生するリフレツシユ信号
によつてリフレツシユされる。メモリは、１ミリアンペ
ア（mA）以下の電流を必要とする待機モードにある間に
アクセスされるようになつている。メモリは、一度アク
セスされると、40乃至50mAを使用する。メモリは、待機
モードでは、ダイナミツクRAMとして作用するので、周
期的にリフレツシユされねばならない。メモリチツプが
自己リフレツシユモードにある間にアクセスされた場合
には、情報がそのメモリチツプに対して読出し又は書込
みされうるようになる前に待機モードに変化するのに十
分な時間が、そのメモリチツプに与えられねばならな
い。

発明が解決しようとする問題点 本発明の１つの目的は、擬似スタテイツクRAMを使用
しながら非常に苛酷な電力の必要条件を満たしうるよう
にしたデータ処理装置に適するシステムを提供すること
にある。

本発明の別の目的は、擬似スタテイツクRAMの低電力
自己リフレツシユモードを有効に利用することによつ
て、擬似スタテイツクRAMの平均アクセス時間を過度に
劣化させることなく電力の必要量を最小とすることにあ
る。

問題点を解決するための手段 この目的を達成するために、本発明に従うメモリサブ
システムは、より長いアクセス時間が必要とされる低電
力モードか又は待機モードにおかれうるメモリ装置を備
えている。また、本発明に従うサブシステムは、該メモ
リ装置を低電力モードにおくための手段と、待機モード
にあるか又は低電力モードにある別々のメモリブロツク
に選択的にアクセスする手段とを備えている。しかし、
低電力モードにあるメモリブロツクへのアクセスはその
モードにおいてより長いアクセス時間を許容するように
遅延される。アクセスされたメモリブロツクを待機モー
ドに保持すると共にこのメモリブロツクへの後のアクセ
スを遅延させないための手段も設けられている。

メモリは、待機動作モードにある時に、周期的にリフ
レツシユされねばならない。その目的のために待機モー
ドにあるメモリブロツクは、周期的に、自己リフレツシ
ユモードに戻される。従つて、メモリチツプは、一度低
電力モードから除かれた後は、イネーブルされた全部の
チツプが低電力自己リフレツシユモードに周期的に復帰
するまでは、待機モードに保たれている。

待機モードにあるメモリブロツクへのアクセスの遅延
は、以前にアクセスされたメモリブロツクのアドレスを
記憶することによつて防止される。遅延は、記憶された
アドレスを有するメモリブロツクが後にアクセスされた
時に排除される。多くのシステムの場合、１つのメモリ
ブロツクからのマイクロ命令を用いて別のメモリブロツ
クから第３のメモリブロツクにデータを移動させること
ができるように、遅延が防止されるメモリブロツクの最
適数は、３個である。待機モードにあるメモリブロツク
のアドレスのトラツキング（tracking）に際して、複数
のアクセスチエツク期間に亘つてアドレスチエツク回路
がシーケンシャルに動作する。第１期間においては常に
アクセスの遅延が供与され、アクセス中のアドレスは、
第１ラツチにラツチされる。その後の期間においては、
アクセス中のアドレスと記憶されたアドレスとの間に一
致がなかつた場合にのみアクセスの遅延がもたらされ
る。シーケンスの最後の期間には、最大数のアドレスが
記憶され、そして、到来したアドレスとの間に一致がな
ければ、アドレスチエツク回路はリセツトされ、シーケ
ンスの第１期間に戻される。

チツプ作動モードを選択するメモリチツプへの入力
は、チツプアドレス、待ち信号、読出し信号及び書込み
信号に応答して論理回路において生成することができ
る。或る特別のチツプがアドレス指定されると、そのチ
ツプが自己リフレツシユモードにあるか又は待機モード
にあるかということは無関係に、チツプイネーブル信号
が生成される。チツプイネーブル信号は、自己リフレツ
シユフリツプフロツプをセットし、自己リフレツシユフ
リツプフロツプは、メモリチツプが以前に自己リフレツ
シユモードにあつた場合に、自己リフレツシユ信号を除
去し、そのチツプを自己リフレツシユモードから、待機
モードに変化させる。チツプイネーブル信号は、メモリ
チツプに供給されるチツプ選択信号も発生させるが、こ
の信号は、それ以上のアクセス時間が必要なことを指示
するための待ち信号が待ち発生器回路から受信されない
場合にのみ発生する。チツプ選択信号は、メモリチツプ
出力イネーブル信号を発生させるためにメモリ読出し信
号及び自己リフレツシユフリツプフロツプの出力信号と
論理的に組合される。パルスリフレツシユ列入力も、出
力イネーブル信号を生成させる際に自己リフレツシユ信
号によつてゲートされる。

本発明の前記の目的及び他の目的、特徴並びに利点
は、添付図面に図示された以下の好適な実施例の詳細な
説明によつて明らかとされよう。なお各図において同じ
の参照符号は、同一又は類似の部材又は部分は参照する
のに用いられている。図面は必ずしも縮尺されてはおら
ず、そのかわりに本発明の原理を説明することに非常に
重きをおいている。

実施例 本発明が適用されるポータブル・コンピユーターシス
テムの部分は、第１図に示されている。即ち、中央処理
ユニツト即ちCPU12と、１組の擬似スタテイツクRAMチツ
プ14とが図示され、これらは、制御バス16、アドレスバ
ス18及びデータバス20に接続されている。周辺装置及び
他のメモリユニツトをこれらのバスに接続してもよい
が、本発明は、擬似スタテイツクRAMチツプ14の制御に
向けられている。

NEC社によつて市販されているモデル42832型のような
典型的な擬似スタテイツクRAMのための真理値表は、第
２図に示されている。１つのメモリチツプにアクセスす
ると、そのチツプ選択入力CSは「低」に移行する。書込
みイネーブルWEと出力イネーブルOEとの各入力が「高」
になつていると、チツプへのアドレス入力によつて指示
された内部アドレスに外部リフレツシユが適用可能とな
る。チツプ選択信号を「低」にして、書込みイネーブル
入力又は出力イネーブル入力を「低」に移行させること
によつて、アドレス入力に適用された内部アドレスに対
してデータを書込み又は読出しすることができる。メモ
リの成る特定の記憶位置がアクセスされていない時、チ
ツプ選択入力は「高」に戻される。出力イネーブル入力
も「高」に保たれていると、チツプは、待機モードに保
たれ、このモードでは、読出し、書込み又は外部リフレ
ツシユ動作においてチツプにすみやかにアクセスするこ
とができる。しかしこの待機モードでは、最高1mAまで
の電流が流出する。

擬似スタテイツクRAMのユニークな特徴は、チツプ選
択を「高」としたままで出力イネーブルを「低」に移行
させることによつて、擬似スタテイツクRAMが、低電力
自己リフレツシユモードにおかれうることにある。この
動作モードにおいては、各々のメモリセルは、チツプ自
体に設けられたリフレツシユ回路によつて周期的にリフ
レツシユされ、CPU12から外部リフレツシユ制御及びア
ドレス信号を供給する必要はない。この動作モードにお
いては、記憶されたデータは、わずか約100μＡの電流
の流出によつて保持される。チツプを自己リフレツシユ
モードにおくことの、１つの不利益は、読出し又は書込
みについてメモリにアクセスすることが可能となる前に
チツプから自己リフレツシユモードを取除くのに時間が
かかることである。即ち、メモリチツプは、典型的に
は、アクセスがありうる期間中は待機モードに保たれ、
アクセスがありそうにない時には、自己リフレツシユモ
ードに戻される。

本発明のシステムに用いられている特別のNEC社製チ
ツプを自己リフレツシユモードに戻す前に、８個のパル
スから成るパルスリフレツシユ列が、出力イネーブルピ
ンに供給される。

本発明によれば、全部のメモリチツプ14は、電力損を
少くするための自己リフレツシユモードに最初おかれて
いる。その後に、どのチツプ14もCPU12によつてアクセ
スすることができる。しかしメモリチツプ14が最初アク
セスされる時に待ち信号が待ち状態発生器22によつて発
生する。この待ち信号は、アドレスされたチツプ14がチ
ツプ−モード選択回路24を介して待機モードに変化する
までCPU12を不使用（アイドル状態）のままに保持す
る。RAMが待機モードにおかれるのに十分な時間が経過
した後は、そのチツプの特定の記憶位置が、CPU12によ
つてアクセスされうるようになる。その後は、アクセス
されたチツプ14は、このチツプが再びアクセスされた時
にそれ以上の遅延を避けられるように、待機モードに保
持される。しかし別のチツプ14中の記憶位置がアクセス
される場合には、待ち状態発生器22によつて待ち信号が
再び発生し、この別のチツプが、関係するチツプ−モー
ド選択回路24を介して、自己リフレツシユモードから待
機モードに移行する間に、CPU12を再びアイドル状態に
保持する。

メモリチツプ14は、外部リフレツシユを供給せずに又
は、自己リフレツシユモードにRAMチツプ14を戻さず
に、無期限に待機モードに保つことはできない。本発明
のシステムは、リフレツシユを必要とするそれらのチツ
プをCPU12が識別することを必要とすることなく、全部
の擬似スタテイツクRAMチツプ14を100マイクロ（μ）秒
おきに自己リフレツシユモードに復帰させる。選択され
たメモリチツプは、次に、その内部の記憶位置がアクセ
スされるにつれて、再び待機モードに戻される。

或るメモリチツプを自己リフレツシユモードの動作か
ら移行させるためのアクセス遅延がいつ必要になるかを
定めるために、アドレスチエツク回路26によつて、その
チツプへのアクセスを監視する。システムの後述するハ
ードウエア制限の範囲内において、100μ秒以内に或る
チツプが待機モードにおかれると、このチツプに対する
アクセスのそれ以上の遅延は避けられる。

アドレスチエツク回路26及びチツプ−モード選択回路
24の詳細は、第３図に示されている。RAMチツプ14の１
つの記憶位置がアクセスされる時に、或るメモリブロツ
クを特定化するそのアドレスのうちの最上位ビツトは、
次のアドレスと比較器34,36,38において比較させるよう
に、アドレスとアドレスラツチ28,30,32のうちの１つに
ラツチされる。到来したアドレスラツチ28,30,32のうち
１つに記憶されたアドレスとの間に陽の比較がなされた
場合、即ち、一致（マッチ）があつた場合には、ORゲー
ト40を経て待ち状態発生器22に信号が送出される。待ち
をそれ以上必要としないことは、待ち状態発生器22のWA
IT出力部の「低」信号によつて指示される。

本発明のシステムは、チツプ対をメモリブロツクとし
て扱うので、或るチツプを待機モードに移行させる時
に、そのブロツクの他のチツプを、待機モードに変化す
る。本発明のシステムは、Ｎ＝３個以下の、以前にアク
セスされたメモリブロツクのアドレスの格納を許容する
ので、３個以下のメモリブロツクが待機状態にあると考
える。本発明のシステムが待機モードにある３個よりも
多くのアクテイブなメモリチツプを認識しうるように、
余分のラツチを設けてもよい。しかし３個のラツチは、
システムの余分のハードウエアのコスト及び電力要求と
システムの性能との間の最良のトレードオフと考えられ
ている。マイクロ命令は、典型的には、単一メモリブロ
ツク内の複数の大きな命令ブロツクを通じてシーケンス
に、即ち、順次的に処理され、単一のラツチは、これら
のシーケンスがストアされた単一のメモリブロツクのア
ドレスを保持している。他方では、或る１つの特別の命
令を実行するために最大で３個のRAMチツプにアドレス
することができる。この命令が、１つのメモリチツプに
記憶され、第２のチツプから第３のチツプへのデータの
転送を要求するようにしてもよい。

４ビットカウンター44からの出力される、ピリオド
（周期）１からピリオド４の、（Ｎ＋１）個の信号のシ
ーケンスによって表される４つの可能な状態が、アドレ
スチエツク動作に含まれる。どの時点においても、ピリ
オド１からピリオド４までの４つの信号のうち１つだけ
が「高」に保たれる。メモリチエツク回路は、CPU12か
らのストローブリセツト信号、CPU12からのアドレスリ
マツプ（remap）信号又はCPU12からゲート46を通る100
μ秒のタイマー信号によつてクリアすることができる。
クリア時には、ピリオド１信号は「高」、他の信号は
「低」となつている。ピリオド１の間にラツチ28,30,32
はクリアされているので、陽の比較はされず、即ち、一
致が得られず、ゲート40は、待ち状態発生器22にWAIT信
号42（待ち信号）を発生させる。待ち状態発生器22によ
つて発生したWAITCLK信号は、ANDゲート48を経てラツチ
28をクロツクし、最上位アドレスビツトをラツチ28に記
憶する。アドレスがラツチ28にラツチされて少しする
と、待ち状態発生器22からピリオド発生器44に供給され
た▲▼信号は、ピリオド２信号を「高」
とする。十分な遅延が与えられるとWAIT信号42は最終的
にデイスエーブルされる。

本発明のシステムがピリオド2,3又は４にある次の読
出し又は書込みサイクルにおいて、比較器34は、アドレ
スストローブ▲▼を受信した時に、ゲート50,5
1を経てイネーブルされる。ラツチ28に格納されたアド
レスビツトがアドレスバス18上のアドレスビツトに対応
していると、比較器34からゲート40を通る出力によつて
WAIT信号42の発生が防止される。CPU12が同一のメモリ
ブロツクをアクセスし続ける限り、アドレスバス18から
比較器34に同一の最上位ビツトが供給され、システム
は、ピリオド２に保たれ、待ち状態は排除される。しか
し到来したアドレスの最上位ビツトがラツチ28に格納さ
れたビツトと合致しない場合には、比較器34からの出力
は、「低」に保たれ、待ち状態発生器22によつて待ち状
態が発生する。結果WAITCLK信号はANDゲート52を経てラ
ツチ30をクロツクするので、その時に待機モードに変化
したRAMチツプ14のアドレスは、そのラツチ30に記憶さ
れる。また▲▼信号は、ピリオド発生器
44をクロツクしてシステムをピリオド３に移行させる。

ピリオド３においては両方の比較器34,36は、ゲート5
0,51,54,55を経てイネーブルされる。そのため、ラツチ
28,30に記憶されたアドレスによつて指示されたメモリ
のみがアクセスされる限り、待ち遅延はさけられる。ピ
リオド３の間に、アドレスストローブによつて比較器3
4,36がイネーブルされた時に一致がないときには、待ち
信号が発生し、第３メモリブロツクが待機モードに変化
することを許容し、ラツチ32は、ゲート56を経てクロツ
クされ、ピリオド発生器44は、ピリオド４にクロツクさ
れる。ピリオド４の間にアドレスストローブが受信され
ると全部の比較器34,36,38はイネーブルされる。

アドレスチエツク回路は、３つの全部のラツチ28,30,
32にアドレスが記憶され、到来したアドレスと一致がな
かつた後に、ピリオド１に復帰する。ピリオド４におい
て一致がないと、待ち信号が発生し、ピリオド発生器44
の出力は、ピリオド１に戻る。次のメモリアクセスで
は、ピリオド１においてどの比較器34,36,38もイネーブ
ルされていないため、再び待ち信号が発生する。しかし
ピリオド１において、次のアドレスは、ラツチ28にラツ
チされ、その後ピリオド発生器44は、ピリオド２にクロ
ツクされる。システムは次に、全部のアクテイブなRAM1
4が100μ秒タイマーによつて自己リフレツシユモードに
戻るまで、待機モードにあると考えられる３個以下の数
のアドレスを引続きストアする。

この例によるアドレスチエツク回路26の構成は、回路
を簡略にするために、またハードウエア要求と追加ハー
ドウエアの電力需要とを最小にするために採用されたも
のである。そのため、このシステムにおいては、アドレ
ス回路のピリオドに依存して、１、２又は３よりも多く
のアドレスを記憶する試みはなされていない。実際に、
追加メモリチツプは、以前のアクセスから待機モードに
なつていることがあるので、アスチエツク回路26は、不
必要な待ち遅延を要求することがある。しかしこれらの
たまに起こる不必要な待ち遅延による性能のわずかな損
失は、回路がより複雑でなくなることと、電力の消費が
減少することを考慮すると、大したことではない。

第３図にはチツプ−モード選択回路24も図示されてい
る。各々のメモリブロツクについて同一のチツプ−モー
ド選択回路24が設けられている。本発明のシステムは、
メモリアドレスの再マツピングを許容するので、RAMチ
ツプ14のアドレスは、ラツチ58に格納される。アドレス
バス18の最上位ビツトは、関係するメモリチツプがアド
レスされているか否かを判定するためにマツプ比較器60
において、記憶されたアドレスと比較される。CPU12か
らのアドレスイネーブル信号が受信された時に、NANDゲ
ート62のチツプイネーブル出力は、アドレスの一致のあ
ったチツプのみについて「低」に移行する。ゲート64へ
のシステムリセツト入力は通常は「高」のため、「低」
ちチツプネーブル信号は、そのチツプについて、自己リ
フレツシユフリツプフロツプ66をセツトする。自己リフ
レツシユフリツプフロツプ66からの結果的「高」出力
は、ゲート68の出力を「高」にセツトする。これは、第
２図の真理値表に示された待機モードの要件である。

自己リフレツシユフリツプフロツプ66がチツプへの以
前のアクセスによつて以前にセツトされていた場合に
は、ゲート68からの出力イネーブル信号は、既に「高」
になつていたはずである。更に、アドレス指定されたチ
ツプの活性状態は、アドレスチエツク回路26のゲート40
からの「高」信号によつておそらくは指示されており、
WAIT信号42は「低」に保たれているであろう。そのた
め、「低」チツプイネーブル信号CEは直ちにゲート70を
通過し、チツプ選択信号CSを「低」に移行させるであろ
う。これは、RAMチツプに対する読出し条件又は書込み
条件である。チツプ選択信号は、CPU12からのメモリ読
出し信号と共に、ゲート72にも供給される。メモリ読出
し信号が受信されないと、ゲート72の出力信号は、
「高」であり、出力イネーブル信号は、書込み動作のた
めに「高」に保たれる。「低」書込みイネーブル制御信
号（図示せず）も、CPU1により供給される。他方では、
CPU12が「低」メモリ読出し信号をゲート72に供給する
と、ゲート72の出力信号は「低」に移行し、出力イネー
ブル信号を読出し動作のために「低」に移行させる。書
込みイネーブル信号もCPU12によつて直接供給される。

以前にメモリチツプがアクセスされていなかつた場合
には、「高」出力は、アクセスチエツク回路26のゲート
40によつて供給されず、WAIT信号42は、待ち状態発生器
22によつて発生する。このWAIT信号42が「高」に保たれ
る限り、ゲート70のチツプ選択出力は「高」に保たれる
ため、読出し又は書込み操作についてのメモリチツプへ
のアクセスは防止される。メモリチツプはゲート64を経
てフリツプフロツプ66をセツトしゲート68からの出力イ
ネーブル信号を「高」とすることによつて、自己リフレ
ツシユモードから待機モードに変化する。

従つて、アクセスされるRAMチツプ14が既に待機モー
ドになつていると、WAIT信号42は「低」であるので、
「低」チツプ選択信号が直ちに得られ、書込みイネーブ
ル信号及び出力イネーブル信号は、CPU12からの書込み
イネーブル信号及びメモリ読出し信号に直ちに応答す
る。しかし、RAMチツプ14が自己リフレツシユモードに
あると、WAIT信号が発生し、「低」チツプ選択信号を遅
延させるが、出力イネーブル信号は、自己リフレツシユ
フリツプフロツプ66のセツトによつてすみやかに「高」
となる。チツプ選択信号及び出力イネーブル信号は、遅
延後に、前記と同様に応答する。

全部のチツプを100μ秒のクロツクで自己リフレツシ
ユモードに戻す場合には、全部のアクテイブなチツプ14
をパルスリフレツシユするために、８個のパルスが、ゲ
ート72に供給される。或るチツプ14がなお自己リフレツ
シユモードにある場合には、自己リフレツシユフリツプ
フロツプ66のＱ出力はなお「低」に保たれているので、
出力イネーブル信号は、ひき続き「低」となつており、
パルスリフレツシユ列は、このチツプ14には供給されな
い。パルスリフレツシユ列は、自己リフレツシユフリツ
プフロツプ66がセツトされているどのチツプ14にも、ゲ
ート68を経て供給される。８パルスのリフレツシユ列が
チツプ14に供給された後に、TIMEROパルス（100μ秒お
きに供給される）は、各々のRAMチツプ14について自己
リフレツシユフリツプフロツプ66をリセツトする。

システムリセツトの間に、全部のチツプ14は、自己リ
フレツシユモードから出され、パルスリフレツシユが供
給され、全部のチツプは、自己リフレツシユモードに戻
される。この目的のために、システムリセツト信号を、
各々のチツプの自己リフレツシユフリツプフロツプ66を
セツトするために、ゲート64を経て供給することができ
る。システムリセツト信号に続いて、ゲート72のパルス
列と、全部のフリツプフロツプ66をリセツトのTIMERO信
号とが、供給される。

待ち状態発生器は、第４図に示されている。擬似スタ
テイツクメモリのどこかの部分をアクセスする場合に
は、待ちフリツプフロツプ74は、CPU12から導線76に供
給されるメモリアクセス信号によつてリセツトされる。
そのため待ち信号は「低」に移行する。この信号は、
「低」に保たれていると、３状態装置80,82のどちらか
１つによつて、READY導線78にゲートされる。３状態装
置80は、メモリ読出しサイクル信号によつてゲートさ
れ、３状態装置82は、メモリ書込みサイクル信号によつ
てゲートされる。「低」WAIT信号がREADY導線78にゲー
トされると、CPU12は、READY信号が再び「高」となるま
でアイドルに保たれている。到来したアドレスが、アド
レスラツチ28,30,32にラツチされたどれかのアドレスと
一致があった場合には、待ちフリツプフロツプ74をクロ
ツクして▲▼信号を「高」に移行させるための
パルスが、ゲート40を経て送出される。フリツプフロツ
プ74は、メモリ読出しサイクル信号とメモリ書込みサイ
クル信号とのどちらかが受信される前にクロツクされ
る。そのため、アドレスされたチツプ14が既に待機モー
ドにあることがアドレスラツチ28,30,32によつて指示さ
れた場合には、「低」▲▼信号は、レデイ（RE
ADY）状態用導線78には供給されない。

同様に、メモリ読出しサイクル信号とメモリ書込みサ
イクル信号とは、ゲート84を経てゲートされ、ゲート85
を経て１組の遅延待ちフリツプフロツプ86,88,90にWAIT
信号をゲートする。これらの遅延待ちフリツプフロツプ
は、８メガヘルツ（MHz）のクロツク信号によつてクロ
ツクされると、これらの遅延待ちフリツプフロツプは、
2 1/2サイクルの遅延を発生させ、自己リフレツシユモ
ードから待機モードにメモリを変更することを可能にす
る。この遅延の間に、ピリオド発生器44によつて設定さ
れた期間（ピリオド）に依存して、アドレスラツチ28,3
0,32のうちの適切なものが、フリツプフロツプ88からの
WAITCLK信号の立上りによつてクロツクされる。ピリオ
ド発生器44は、次に、▲▼信号が「高」
に移行する時に、別の半サイクルの後に、クロツクさ
れ、次の期間中にアドレスチエツク回路26をセツトす
る。「低」パルスがフリツプフロツプ90を経てクロツク
される時に、遅延フリツプフロツプ86,88は、ゲート92
を経てセツトされ、待ちフリツプフロツプ74は、ゲート
94を経てセツトされる。この時に、フリツプフロツプ74
からの待ち出力は、「高」に復帰し、レデイ状態用導線
78に「高」信号を供給すると共に、「低」WAIT信号を、
チツプ−モード選択回路24に供給する。従つて、この時
点において、「高」WAIT信号が導線42に送出されてチツ
プ選択信号を遅延させ、適切なアドレスラツチがクロツ
クされ、ピリオド発生器44がクロツクされ、WAIT信号
は、最終的に「低」に移行し、メモリのアクセスを可能
とする。

本発明をその特定の実施例について以上に説明した
が、当業者に理解されるように、本発明は、前述した実
施例以外にもいろいろ変更して実施できるので、前述し
た特定の構成は、単なる例示に過ぎず、本発明を限定す
るものではない。

【図面の簡単な説明】

第１図は、本発明によるデータ処理システムのブロツク
図、 第２図は、第１図のデータ処理システムに用いられてい
る擬似スタテイツクメモリ装置に対する真理値表を示す
説明図、 第３図は、第１図に示されたアクセスチエツク回路及び
チツプ−モード選択回路を示す詳細なブロツク図、 第４図は、第１図の待ち発生器の詳細な電気回路図であ
る。 尚、図面において、14……RAMチツプ（メモリ装置）、2
8,30,32……アドレスラツチ（アクセスを遅延させる手
段）。

Claims (26)

(57)【特許請求の範囲】
1. 【請求項１】より長いアクセス時間を必要とする低電力
   モード又は待機モードとすることのできる複数のメモリ
   装置を備えるメモリサブシステムであって、 前記メモリ装置を前記低電力モードとするための手段
   と、 前記待機モードと低電力モードとのうちのどちらかにあ
   る個々のメモリブロックを選択的にアクセスするための
   手段と、 前記低電力モードにあるメモリブロックへのアクセスを
   遅延させる手段と、 アクセスされたメモリブロックを前記待機モードに保持
   し、保持された該メモリブロックへの後のアクセスの遅
   延を阻止する手段と、 を備えることを特徴とするメモリサブシステム。
2. 【請求項２】前記メモリ装置が疑似スタティックメモリ
   装置であり、前記低電力モードが自己リフレッシュモー
   ドである特許請求の範囲第１項記載のメモリサブシステ
   ム。
3. 【請求項３】前記メモリブロックへのアクセスの遅延を
   阻止する前記手段が、前記アクセスされたメモリブロッ
   クのアドレスを記憶する記憶装置を備える特許請求の範
   囲第１項記載のメモリサブシステム。
4. 【請求項４】複数のメモリブロックのアドレスを記憶す
   るための複数の記憶装置を備える特許請求の範囲第３項
   記載のメモリサブシステム。
5. 【請求項５】前記アクセスされたメモリブロックのアド
   レスを記憶するための３個のみの記憶装置を備える特許
   請求の範囲第４項記載のメモリサブシステム。
6. 【請求項６】前記記憶装置に記憶されたアドレスを後に
   アクセスされたメモリブロックのアドレスと代えるため
   の手段を備える特許請求の範囲第４項記載のメモリサブ
   システム。
7. 【請求項７】Ｎ個の記憶装置が（Ｎ＋１）の期間のシー
   ケンスに亘ってメモリアドレスを記憶し、第１の期間の
   間にアドレスが受信された時にアクセスが遅延されかつ
   受信された前記アドレスが前記記憶装置に記憶され、か
   つ 受信された前記アドレスが、後続の全部の期間の間に、
   以前に記憶されたアドレスと比較され、アクセスが遅延
   され、受信された前記アドレスが記憶されたどのアドレ
   スとも相違している場合には、前記シーケンスがクロッ
   クによって進められ、 期間（Ｎ＋１）の後に前記シーケンスが第１の期間に戻
   る、 特許請求の範囲第６項記載のメモリサブシステム。
8. 【請求項８】サブシステム中の全部のメモリブロックが
   周期的に前記低電力モードにおかれる特許請求の範囲第
   ７項記載のメモリサブシステム。
9. 【請求項９】サブシステム中の全部のメモリブロックが
   周期的に前記低電力モードにおかれる特許請求の範囲第
   ４項記載のメモリサブシステム。
10. 【請求項１０】アクセスの遅延を阻止する前記手段が、
    アクセスされて前記待機モードに保持された複数のメモ
    リブロックを識別するビットを記憶する手段を含む特許
    請求の範囲第１項記載のメモリサブシステム。
11. 【請求項１１】３個までのメモリブロックのみに対応す
    るビットを同時に記憶する特許請求の範囲第10項記載の
    メモリサブシステム。
12. 【請求項１２】メモリブロックへのアクセスの遅延を阻
    止する前記手段が、アクセスされたメモリブロックのア
    ドレスを記憶する記憶装置を備える特許請求の範囲第10
    項記載のメモリサブシステム。
13. 【請求項１３】サブシステム中の全部のメモリブロック
    が周期的に前記低電力モードにおかれる特許請求の範囲
    第12項記載のメモリサブシステム。
14. 【請求項１４】サブシステム中の全部のメモリブロック
    が周期的に前記低電力モードにおかれる特許請求の範囲
    第10項記載のメモリサブシステム。
15. 【請求項１５】サブシステム中の全部のメモリブロック
    が周期的に前記低電力モードにおかれる特許請求の範囲
    第１項記載のメモリサブシステム。
16. 【請求項１６】前記低電力モードが自己リフレッシュモ
    ードであり、アクセスされたメモリブロックを待機モー
    ドに保つための前記手段が、関連するメモリブロックの
    アクセスに際してラッチされるラッチを備える特許請求
    の範囲第１項記載のメモリサブシステム。
17. 【請求項１７】各々のメモリブロックに関連したラッチ
    が前記メモリブロックを自己リフレッシュモードに復帰
    させるために周期的にリセットされる特許請求の範囲第
    16項記載のメモリサブシステム。
18. 【請求項１８】メモリブロックへのアクセスの遅延を阻
    止する前記手段が、アクセスされたメモリブロックのア
    ドレスを記憶するための記憶装置を備える特許請求の範
    囲第17項記載のメモリサブシステム。
19. 【請求項１９】前記ラッチをセットするための第１イネ
    ーブル信号を発生するための手段と、 メモリチップへのアクセスが遅延されていない時にのみ
    前記第１イネーブル信号に応答して該メモリチップへの
    入力としてチップ選択信号を発生させる手段と、 前記ラッチがセットされていない時、又はメモリ読出し
    信号が受信されていて前記チップへのアクセスが遅延さ
    れていない時に、前記メモリチップに供給される出力イ
    ネーブル信号を発生させる手段と、 を更に備える特許請求の範囲第16項記載のメモリサブシ
    ステム。
20. 【請求項２０】各々のチップを前記自己リフレッシュモ
    ードに復帰させるために各々のラッチが周期的にリセッ
    トされる特許請求の範囲第19項記載のメモリサブシステ
    ム。
21. 【請求項２１】前記低電力モードが自己リフレッシュモ
    ードであり、各々のメモリブロックが前記待機モードに
    なるとそのメモリブロックは前記自己リフレッシュモー
    ドに戻されるまで前記待機モードに保持され、 サブシステムは、全部のメモリブロックを、リフレッシ
    ュに要求される時間内に前記自己リフレッシュモードに
    周期的に復帰させる手段を更に備える特許請求の範囲第
    １項記載のメモリサブシステム。
22. 【請求項２２】より長いアクセス時間が必要とされる低
    電力モード又は待機モードにおくことのできるメモリ装
    置へのアクセスを制御する制御方法において、 前記メモリ装置を低電力モードにおくステップと、 前記待機モードと前記低電力モードとのどちらかのモー
    ドにある個々のメモリブロックに選択的にアクセスする
    ステップと、 前記低電力モードにあるメモリブロックへのアクセスを
    遅延させるステップと、 アクセスされたメモリブロックを前記待機モードに保持
    し、保持された前記メモリブロックへのその後のアクセ
    スの遅延を阻止するステップと、 を備える制御方法。
23. 【請求項２３】アクセスされた前記メモリブロックのア
    ドレスを記憶し、アクセスすべきメモリブロックのアド
    レスと記憶された前記アドレスとを比較し、一致があっ
    たメモリブロックへのアクセスを遅延させることによ
    り、前記メモリブロックへのアクセスの遅延が阻止され
    る、特許請求の範囲第22項記載の制御方法。
24. 【請求項２４】システム中の全部のメモリブロックを前
    記低電力モードに周期的におくステップを更に備える特
    許請求の範囲第23項記載の制御方法。
25. 【請求項２５】システム中の全部のメモリブロックを前
    記低電力モードに周期的におくステップを更に備える特
    許請求の範囲第22項記載の制御方法。
26. 【請求項２６】前記低電力モードが自己リフレッシュモ
    ードであり、メモリのリフレッシュに必要とされる時間
    内に全部のメモリブロックを周期的に前記自己リフレッ
    シュモードに復帰させるステップを更に備える、特許請
    求の範囲第22項記載の制御方法。