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JP2566716B2 - トレンチ型ｅｅｐｒｏｍ - Google Patents
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JP2566716B2 - トレンチ型ｅｅｐｒｏｍ - Google Patents

トレンチ型ｅｅｐｒｏｍ

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JP2566716B2
JP2566716B2 JP5008828A JP882893A JP2566716B2 JP 2566716 B2 JP2566716 B2 JP 2566716B2 JP 5008828 A JP5008828 A JP 5008828A JP 882893 A JP882893 A JP 882893A JP 2566716 B2 JP2566716 B2 JP 2566716B2
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  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関
し、更に具体的に言うならば、本発明は、トレンチ型の
ＥＥＰＲＯＭ即ち電気的に消去およびプログラム可能な
読取専用記憶装置に関する。
【０００２】
【従来の技術】不揮発性記憶装置は、電源が供給されな
いときでも記憶されたデータを維持する。読取専用記憶
装置の有すデータは、変更することができない。不揮発
性の読取専用記憶装置は、コンピューターにおいて非常
に有用である。なぜならそれらは、コンピュータの電源
が入れられたときに、初期の命令やデータを与えるから
である。これらの記憶装置は有用ではあるが、その初期
の命令のセットやデータを変更する場合には、その記憶
装置全体を差し替えなければならない。不揮発性のプロ
グラム可能な読取専用記憶装置（ＰＲＯＭ）は、記憶装
置全体を差し替えなくても記憶された命令やデータを変
更することができる。通常は、ＰＲＯＭの中の命令やデ
ータを変更するには、紫外光によって現存するデータを
消去し、その素子を電気的に再プログラムすることが必
要である。これは、時間のかかる困難な作業であり、そ
のような素子を頻繁に消去して再プログラムすることは
実用的でない。しかしながら、電気的に消去も再プログ
ラムも両方できるＰＲＯＭは、消去と再プログラムが実
用的であり、その結果、電源が頻繁に中断されるコンピ
ューターや電気的素子において非常に有用である。その
理由は、電源が切られたときそのコンピューターが処理
しているデータおよび命令を記憶することができ、電源
が復帰したとき再生することができるからである。
【０００３】電気的消去およびプログラム可能な読取専
用記憶装置（ＥＥＰＲＯＭ）は、頻繁に記憶されたデー
タを変更できる不揮発性記憶装置への必要性に対応して
開発された。図１及び図２に、従来技術によるＥＥＰＲ
ＯＭセルを示す。ＥＥＰＲＯＭセルは、従来のソース、
ドレイン、ゲートからなるＦＥＴであり、その中のゲー
ト領域はフローティング・ゲートを含むよう変更されて
いる。ＥＥＰＲＯＭ記憶装置は、図１中にセルとして示
されているＥＥＰＲＯＭセルのアレイから構成されてい
る。このアレイは、個々のビット・ラインに接続された
素子の行列の列および個々のワード・ラインに接続され
た素子の行列の行として組み込まれている。それぞれの
セルは、アレイの中の特定のセルに接続されたビット・
ライン（Ｂ／Ｌ）１８と１８’およびワード・ライン
（Ｗ／Ｌ）２０を起動することによってアドレス指定さ
れる。Ｗ／Ｌ２０は、アレイの中の各セルの上に制御ゲ
ート１０を形成する。この制御ゲート１０は、第一の絶
縁層８を覆っている。この絶縁層８はフローティング・
ゲート６を覆い、フローティング・ゲート６はそのセル
素子のチャネル領域４を覆っている。ビット・ライン１
８と１８’は、それぞれセル素子のドレイン１６および
ソース１４に接続される。ドレイン１６およびソース１
４は共に、通常はｎ型領域であるがｐ型領域でも良い。
【０００４】ＥＥＰＲＯＭ素子は、Ｗ／Ｌ２０およびＢ
／Ｌ１８（ドレイン１６に接続されている）に、ｐ型の
基板２およびソース１８’上の電圧に対して正の大電圧
を印加することによってプログラムされる。Ｂ／Ｌ１８
上の大電圧によって、チャネル領域４中のドレイン領域
１６に近い部分の電子のエネルギーが増加する。制御ゲ
ート上の大電圧によって、高いエネルギーを持った電子
をチャネル４中のドレイン領域に近い部分からフローテ
ィング・ゲート６の中へと移動させる電場を生じる。フ
ローティング・ゲート６中の電子の存在が、通常のＦＥ
Ｔの動作を変える。普通は、ＦＥＴのゲート上の低レベ
ルの電圧がドレイン領域とソース領域の間に導通経路を
生じる。しかしながら、素子がフローティング・ゲート
の中に電子と共にプログラムされた場合、制御ゲートの
低レベル電圧はドレイン領域とソース領域の間の導通経
路を生じるために十分ではない。Ｂ／Ｌ１８’に対して
低レベルの電圧が制御ゲート１０（Ｗ／Ｌ２０を通し
て）およびＢ／Ｌ１８に印加された場合にドレイン領域
とソース領域間に電流が流れるときに、検知されたもの
が、ＥＥＰＲＯＭセル内に記憶されたデータの状態を示
している。フローティング・ゲート６は、基板２上の電
圧（Ｂ／Ｌ上の電圧とは独立）に対してＷ／Ｌ上に正の
大電圧を印加することによって消去される。
【０００５】従来技術による平面素子における問題は、
フローティング・ゲートと制御ゲートとの間に強い結合
を有す素子を作成するために要求される表面積が大きす
ぎることである。強い結合は、低レベル電圧においてプ
ログラムと消去を容易にするために要求される。記憶セ
ルの表面積を減らすことは、記憶密度を上げ、また記憶
装置の製造コストを下げるので重要である。従来技術で
は、ＥＥＰＲＯＭセルをトレンチの中に作ることによっ
て、素子の表面積を減らしてこの問題を解決しようと試
みている。素子のチャネルは、トレンチの底に形成され
る。トレンチの側壁は、垂直のキャパシタを形成し、そ
れによってＥＥＰＲＯＭ素子自身の表面積を増加するこ
となくフローティング・ゲートの面積を増加させてい
る。この従来の素子の問題点は、フローティング・ゲー
トと制御ゲート間の静電容量が増加する一方、フローテ
ィング・ゲートと基板間の静電容量もまた増加すること
である。このことは、２個のキャパシタ間の結合がそれ
ほど増加しないことを意味する。従来の素子はまた、チ
ャネル領域からフローティング・ゲートへの熱電子注入
を利用しているためプログラムおよび消去が遅すぎる。
フローティング・ゲートは、多量のエネルギーを消費す
るために、わずかなセルしか同時にプログラムすること
ができない。単に、素子をトレンチの中に作るだけで
は、遅いプログラムをアドレス指定したり、また問題を
解消できない。なぜなら、その素子は、チャネル領域と
フローティング・ゲートに印加される電場によってプロ
グラムされたり、消去されたりするからである。
【０００６】従来技術は、ＥＥＰＲＯＭをプログラムし
たり消去したりするために要する時間を短縮する素子を
開発してきた。このことは、キャリア注入技術を利用す
ることによって達成されてきた。この技術は、ＥＥＰＲ
ＯＭセル素子のチャネル領域からフローティング・ゲー
トへの注入に依存しない。特に、従来技術では、大量に
ドープされたドレイン領域の上にフローティング・ゲー
トを形成する。そして、ドレイン領域は、薄い誘電体層
によってフローティング・ゲート領域から分離されてい
る。誘電体層が薄いため、ドレイン領域とフローティン
グ・ゲートとの間のキャリヤのトンネリングが可能にな
る。このトンネリング機構を利用すると、プログラムお
よび消去時間を短縮するのに有効である。なぜなら、Ｆ
ｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネリングは、非常に
効率の良い注入機構であり、同時に多数のセルをプログ
ラムし消去することができる。その結果、全ての単一セ
ルのプログラムおよび消去時間が短縮される。しかしな
がら、ドレイン領域上に薄い誘電体を形成することは、
ＥＥＰＲＯＭの大きさを拡げることになる。従って、従
来技術は、プログラムおよび消去時間は短縮することが
できるが、ＥＥＰＲＯＭアレイのセルを大きくしてしま
い、それによって記憶装置の表面積も大きくなる。
【０００７】
【発明が解決しようとする課題】本発明の目的は、電気
的に消去およびプログラム可能な読取専用記憶装置（Ｅ
ＥＰＲＯＭ）並びにこれの製造方法を提供することであ
る。
【０００８】さらに、本発明の目的は、表面積の小さい
ＥＥＰＲＯＭ及びこれの製造方法を提供することであ
る。
【０００９】さらに、本発明の目的は、表面積が小さ
く、そして、制御ゲートとフローティング・ゲートとの
間のキャパシタンスが、半導体基板とフローティング・
ゲートとの間のキャパシタンスよりも著しく大きいトレ
ンチ型のＥＥＰＲＯＭ及びこれの製造方法を提供するこ
とである。
【００１０】さらに、本発明の目的は、表面積が小さ
く、かつプログラムおよび消去するために要する時間が
短縮されたＥＥＰＲＯＭ並びにこれの製造方法を提供す
ることである。
【００１１】さらに、本発明の目的は、表面積が小さ
く、かつフローティング・ゲートを通してＥＥＰＲＯＭ
の記憶セルをプログラムあるいは消去することが、フロ
ーティング・ゲートの広い面積にわたって行なわれるＥ
ＥＰＲＯＭ及びこれの製造方法を提供することである。
【００１２】
【課題を解決するための手段】半導体基板の表面上に、
第１方向に複数本のワード線が設けられ、上記第１方向
に直交する第２方向に複数本のビット線が設けられてい
る、本発明に従うトレンチ型ＥＥＰＲＯＭは、 （イ）それぞれ２本のビット線で挟まれた上記半導体基
板の表面領域には絶縁物材料が埋め込まれ、該埋め込ま
れた絶縁物材料のうち上記ワード線のそれぞれの下側の
部分には、上記半導体基板の表面から下方に延びそして
４つの側壁を有するトレンチが設けられ、上記４つの側
壁は、上記半導体基板で形成された互いに対向する第１
組の２つの側壁及び上記埋め込まれた絶縁物材料で形成
された互いに対向する第２組の２つの側壁を有し、そし
て、上記トレンチの底面は上記半導体基板により形成さ
れていることと、 （ロ）上記第１組の２つの側壁をそれぞれ形成する上記
半導体基板に形成されたソース領域及びドレイン領域
と、 （ハ）該ソース領域及びドレイン領域を覆って、上記第
１組の２つの側壁の表面にそれぞれに設けられた第１誘
電体層と、 （ニ）上記トレンチの底面の上記半導体基板に形成され
たチャネル領域と、 （ホ）該チャネル領域の上に設けられた第２誘電体層
と、 （ヘ）上記第１誘電体層及び上記第２誘電体層を覆い且
つ上記トレンチの４つの側壁及び底面に平行に設けられ
たフローティング・ゲートと、 （ト）該フローティング・ゲートを覆い且つ上記トレン
チの４つの側壁及び底面に平行に設けられた第３誘電体
層と、 （チ）該第３誘電体層を覆い且つ上記トレンチの４つの
側壁及び底面に平行に設けられた制御ゲートとを備え
る。そして、上記第１誘電体層の厚さが上記第２誘電体
層の厚さよりも薄く、そして上記第１誘電体層の厚さが
１５０Åよりも薄いことを特徴とする。そして、上記フ
ローティング・ゲートに対する電荷キャリアの書込が、
該電荷キャリアを上記ソース領域及び上記ドレイン領域
の両方から該ソース領域及びドレイン領域をそれぞれ覆
う上記第１誘電体層をトンネル効果で通過させて上記フ
ローティング・ゲートに移動させる電圧を上記ワード線
及び上記ビット線に印加することにより行われ、そして
上記フローティング・ゲートからの電荷キャリアの消去
が、上記ソース領域及びドレイン領域をそれぞれ覆う上
記第１誘電体層を通って上記電荷キャリアをトンネル効
果で通過させて上記ソース領域及び上記ドレイン領域に
移動させる電圧を上記ワード線及び上記ビット線に印加
することにより行われることを特徴とする。そして、上
記フローティング・ゲートの表面に凹凸が設けられ、上
記第３誘電体層及び上記制御ゲートが上記凹凸に沿って
凹凸状に形成されていることを特徴とする。半導体基板
の表面上に、第１方向に複数本のワード線が設けられ、
上記第１方向に直交する第２方向に複数本のビット線が
設けられている、本発明に従うトレンチ型ＥＥＰＲＯＭ
の製造方法は、 （イ）それぞれ２本のビット線で挟まれる上記半導体基
板の表面領域に絶縁物材料を埋め込む工程と、 （ロ）上記埋め込まれた絶縁物材料のうち上記ワード線
のそれぞれの下側となる部分に、上記半導体基板の表面
から下方に延びそして４つの側壁を有するトレンチを、
上記４つの側壁のうち互いに対向する第１組の側壁が上
記半導体基板で形成されそして上記４つの側壁のうち互
いに対向する第２組の２つの側壁が上記埋め込まれた絶
縁物材料で形成されるように、形成する工程と、 （ハ）上記トレンチの底面を形成する上記半導体基板に
不純物を導入してチャネル領域を形成する工程と、 （ニ）上記チャネル領域を覆ってゲート絶縁物層を形成
する工程と、 （ホ）少なくとも上記第１組の２つの側壁の表面に第１
誘電体層をそれぞれ形成する工程と、 （ヘ）上記ゲート絶縁物層及び上記第１誘電体層を覆い
且つ上記トレンチの４つの側壁及び底面に平行にフロー
ティング・ゲートを形成する工程と、 （ト）上記フローティング・ゲートをマスクとして、上
記第１組の側壁を形成する上記半導体基板の部分にソー
ス領域及びドレイン領域を形成する工程と、 （チ）上記フローティング・ゲートを覆い且つ上記トレ
ンチの４つの側壁及び底面に平行に第２誘電体層を形成
する工程と、 （リ）上記第２誘電体層を覆い且つ上記トレンチの４つ
の側壁及び底面に平行に制御ゲートを形成する工程とを
含む。そして、上記工程（ハ）の不純物が上記第１組の
２つの側壁に導入されるのを防止し、そして上記工程
（ニ）のゲート絶縁物が上記第１組の２つの側壁に形成
されるのを防止するマスク層を上記第１組の側壁に形成
する工程を、上記工程（ロ）及び工程（ハ）の間に含む
ことを特徴とする。そして、上記マスク層の材料は窒化
シリコンであることを特徴とする。そして、上記第１誘
電体層の厚さが上記ゲート絶縁物層の厚さよりも薄く、
そして上記第１誘電体層の厚さが１５０Åよりも薄いこ
とを特徴とする。上述のように、本発明に従うトレンチ
型の素子セルは４つの垂直な側面と底面を有している。
トレンチの底面はＥＥＰＲＯＭの転送ＦＥＴのチャネル
領域を形成する。多量にドープされたソース領域および
ドレイン領域が、トレンチの互いに向き合う２つの垂直
側壁に形成される。多量にドープされた領域は側壁全体
を覆い、その深さはトレンチの深さより深くなっている
ため、チャネル領域はトレンチの底面によって規定され
る。トレンチの残りの垂直な２つの側壁は、絶縁体であ
る酸化物で形成される。第１の二酸化シリコン層がトレ
ンチの底面を覆い、かつセル素子のゲート酸化物の一部
を形成している。第２の二酸化シリコン層は、トレンチ
の垂直な側壁を覆っている。この第２の二酸化シリコン
層は、ゲート酸化物に対して相対的に薄い。この第２の
二酸化シリコン層は、ソース領域およびドレイン領域を
フローティング・ゲートから分離しており、フローティ
ング・ゲートは第１および第２の二酸化シリコン層の双
方の上に重なっている。１つのトレンチの４つの側壁
は、半導体基板で形成された互いに対向する第１組の２
つの側壁及び絶縁物材料で形成された互いに対向する第
２組の２つの側壁を有する。フローティング・ゲート
は、４つの側壁全てと重なり合っているが、このフロー
ティング・ゲートが重なり合う第２組の２つの側壁は絶
縁物材料で形成されているため、この第２組の２つの側
壁におけるフローティング・ゲートと半導体基板との間
のキャパシタンスは著しく小さい。フローティング・ゲ
ートと半導体基板との間のキャパシタンスに寄与するの
は、第１組の２つの側壁の部分だけであり、このように
してフローティング・ゲートと半導体基板との間のキャ
パシタンスが著しく減少され、この結果、フローティン
グ・ゲートと制御ゲートとの結合を増している。制御ゲ
ートはフローティング・ゲートの上に置かれており、か
つ分離用の誘電体層によってフローティング・ゲートか
ら分離されている。第２の二酸化シリコン層は相対的に
薄くなっているため、ソース領域、ドレイン領域、およ
びフローティング・ゲートを一体化している垂直な側壁
間で電子のトンネリングが生じる。トンネリングとは、
フローティング・ゲートを充電したり、放電したりする
機構である。本発明のトレンチ型ＥＥＰＲＯＭ記憶装置
の構造は、制御ゲートとフローティング・ゲートとの高
い結合度を維持しながら、占有する表面積全体は小さく
なる。フローティング・ゲートと制御ゲートとの高い結
合度は、フローティング・ゲートがトレンチの２つの側
面上の絶縁体酸化物に接合されていることにより、維持
されている。本発明のトレンチ型ＥＥＰＲＯＭ記憶装置
の構造はまた、多数のセルについて同時に、ソース領域
またはドレイン領域を通してフローティング・ゲートが
プログラムされ、あるいは充電されるので、プログラム
および消去時間を短縮する。
【００１３】
【実施例】図３は、本発明の実施例であり、本発明によ
るＥＥＰＲＯＭのアレイの配置を示す。ワード・ライン
４０および４２は、ビット・ライン４７、５０、５３、
５７と格子状パターンを形成する。ビット・ライン４
７、５０、５３、５７は、アドレス指定されるセルに従
って、交互にソースおよびドレインとして働く。例え
ば、セル８０がアドレス指定されるとすると、ビット・
ライン５０はドレインとして高電位に接続され、ビット
・ライン５３はソースとして低電位に接続される。この
ビット・ラインの分担によって、セルのアレイに要する
空間が減らされる。セル８５のような、アレイの中の一
つのセルが、素子のトレンチ６５、ワード・ライン４２
の一部、およびビット・ライン５３と５７の一部を含
む。素子のトレンチ６５は、トレンチの２つの側面上の
２つの拡散領域および残りの２つの側面上の２つの絶縁
領域と隣接している。ワード・ライン４２は電界効果型
トランジスタ（ＦＥＴ）への制御ゲートとして機能す
る。このＦＥＴは、トレンチ領域６５の下部およびビッ
ト・ライン５３と５７を形成する拡散領域の間にチャネ
ルを有している。セルの区画８５内に含まれる基本構造
は、複数の行および列について繰り返されて、ＥＥＰＲ
ＯＭのアレイを形成している。図３に示すように、それ
ぞれ２本のビット線で挟まれた半導体基板の表面領域に
は絶縁物材料が埋め込まれ、この埋め込まれた絶縁物材
料のうちワード線のそれぞれの下側の部分には、半導体
基板の表面から下方に延びそして４つの側壁を有するト
レンチ４５、５５、６５等が設けられ、そしてこれら４
つの側壁は、半導体基板で形成された互いに対向する第
１組の２つの側壁及び上記埋め込まれた絶縁物材料で形
成された互いに対向する第２組の２つの側壁を有し、そ
して、トレンチの底面は半導体基板により形成されてい
る。トレンチ４５、５５、６５等のそれぞれの第１組の
２つの側壁は、図３で見て、上下の側壁であり、そして
第２組の２つの側壁は左右の双璧である。
【００１４】図４は、図３のＡＡで切断した、素子のト
レンチ４５の断面である。素子のトレンチ４５は、ＥＥ
ＰＲＯＭのセル素子を形成するいくつかの層からなって
いる。素子のトレンチ４５は、ドレイン領域５０および
ソース領域４７として示されている２つの拡散領域の間
に位置している。ドレイン領域５０およびソース領域４
７は多量にドープされたｎ型領域であり、他の例ではｐ
型領域であっても良い。トレンチの底面１０３は、ソー
ス領域とドレイン領域の間にあるＦＥＴのチャネル領域
を形成している。チャネル領域１０３は、ゲート誘電体
１０５で覆われている。ゲート誘電体は１０５は、通常
は約１００オングストロームの厚さの高品質の二酸化シ
リコン層である。このゲート誘電体はフローティング・
ゲート１１０で覆われている。フローティング・ゲート
は通常は、約１０００オングストロームの厚さのドープ
された多結晶シリコン層である。フローティング・ゲー
トは、普通１０20／ｃｍ3 の濃度でｎ型にドープされて
いるが、ｐ型でも良い。フローティング・ゲート１１０
は、誘電体層１１５によって制御ゲート層４０から絶縁
されている。誘電体層１１５は、シリコンの多い酸化物
層（ＳＲＯ）あるいはＯＮＯ（酸化物／窒化物／酸化
物）層である。誘電体層１１５の厚さは、約１５０オン
グストロームである。制御ゲート４０は通常、多量にド
ープされた多結晶シリコン層であり、厚さ約１０００オ
ングストローム、ドーピング濃度は１０20／ｃｍ3 であ
る。本発明の他の実施例においては、制御ゲートはま
た、金属あるいは他の導電体でもよい。
【００１５】チャネル領域を形成すると同時に、素子の
トレンチ４５はまた、フローティング・ゲート１１０の
容量性領域をも形成する。効果的に操作するためには、
フローティング・ゲートと制御ゲートの間の強い結合が
要求される。これはつまり、制御ゲートとフローティン
グ・ゲート間のキャパシタが、基板とフローティング・
ゲート間のキャパシタよりかなり大きくなければならな
いことを意味する。通常は、フローティング・ゲートと
制御ゲート間のキャパシタは、基板との間のキャパシタ
の少なくとも３倍であるが、一般にこの比率は、使用さ
れた最小表面積について最大である。素子のトレンチの
側壁を、制御ゲートとフローティング・ゲート間のキャ
パシタを形成するために使用しているため、制御ゲート
とフローティング・ゲートとの間の静電容量の面積は、
チャネル領域（基板とのキャパシタンスにおける基板と
の接続部になっている。）とフローティング・ゲートと
の間の面積よりかなり大きく作られている。本発明によ
ると、制御ゲートとフローティング・ゲートとの間のキ
ャパシタの面積と、フローティング・ゲートと半導体基
板との間のキャパシタの面積との比は更に著しく増大す
る。なぜならトレンチの４個の側壁の全てが、フローテ
ィング・ゲートと制御ゲート間のキャパシタを形成する
のに用いられるからであり、そして一方、図３から、フ
ローティング・ゲートは、ソースおよびドレインの端面
上のセルのトレンチ側壁と重なり合っているだけではな
く、絶縁体酸化物７０によって形成されるトレンチの他
の２つの側壁とも重なり合っているからである。この絶
縁体酸化物と重なり合っていることは重要である。なぜ
なら、これによって、フローティング・ゲートと基板と
の間のキャパシタンスが従来に比べて著しく減少し、こ
れにより、フローティング・ゲートと制御ゲートとの間
のキャパシタンスが、フローティング・ゲートと半導体
基板との間のキャパシタンスに比べて著しく大きくなる
からである。そしてその結果、フローティング・ゲート
と制御ゲートの間の結合が強くなる。フローティング・
ゲートはトレンチの底面上のゲート誘電体１０５および
トレンチの側壁の側壁誘電体１００を覆うように配置さ
れる。
【００１６】図５は、図３のＢＢに沿って切断した、素
子のトレンチ５５の断面を示している。側壁誘電体１０
０はゲート誘電体１０５とは明確に分離された層であ
る。ゲート誘電体１０５は、側壁誘電体１００とは異な
る厚さと機能を有す。図４および図５に示された側壁誘
電体１００は、約７０オングストロームの厚さであり、
フローティング・ゲート１１０へのプログラミングおよ
び消去を容易にするためのトンネル誘電体として用いら
れている。側壁誘電体は、印加された電圧においてトン
ネリングできるために十分薄くなければならず、かつフ
ローティング・ゲートをトレンチの側壁から絶縁するた
めに十分な厚みでなければならない。好ましい側壁誘電
体の厚さの範囲は、５０から１５０オングストロームで
あるが、この範囲は拡げることができる。それに対し
て、ゲート誘電体１０５は約１００オングストロームの
厚さであり、フローティング・ゲートの中に蓄められた
電荷を容易に感知できるようになっている。ゲート誘電
体は、トンネリングできないよう十分厚くなければなら
ず、しかしＭＯＳＦＥＴを十分操作できるほど薄くなけ
ればならない。図４に示されたトレンチは、約５０００
オングストロームの深さであり、絶縁体酸化物７０の深
さと同じである。シリコン層１３０のドーピング濃度
は、約２×１０16／ｃｍ3 である。チャネル領域１０７
のドーピング濃度は、シリコン基板と異なり、約１×１
０17／ｃｍ3 である。図４と同様に、ゲート誘電体と側
壁誘電体はフローティング・ゲート１１０によって覆わ
れており、フローティング・ゲートは他の誘電体層１１
５で覆われている。誘電体層１１５は、フローティング
・ゲート１１０と制御ゲート４０の間に挿入されてい
る。
【００１７】図６から図１３は、図３から図５中に示し
た構造の形成工程を示している。図６は、素子の処理工
程における中間段階の記憶セル素子の断面積を示す。一
定のドーピング濃度２×１０16／ｃｍ3 を有すシリコン
基板１３０の上に層２２０、２１５、および２１０が堆
積されている。層２２０は、窒化シリコンから形成さ
れ、厚さは約４００オングストロームである。層２１５
は、二酸化シリコンから形成され、厚さは約４００オン
グストロームである。層２１０は、窒化シリコンから形
成され、厚さは約１０００オングストロームである。フ
ォトレジスト層が層２１０の上に塗布され、トレンチ形
成のためのパターンが現像される。パターン形成の後、
シリコン基板上のフォトレジストが無い部分にトレンチ
がエッチングされる。トレンチは、一連の長い直方体形
状として形成され、互いに平行に配置されている、トレ
ンチは、反応性イオンエッチング（ＲＩＥ）を用いて、
約５，０００オングストロームの深さで、シリコン基板
中にエッチングで形成される。トレンチの深さは、約
１，０００オングストロームから１ミクロン以上の範囲
にすることができる。その深さは、以下に説明するよう
に、必要とするセルの静電容量に依って決まる。フォト
リソグラフィーおよびトレンチのエッチング工程は、技
術的に良く知られた汎用的な工程である。
【００１８】トレンチがエッチングされたならば、トレ
ンチを埋めるように絶縁体酸化物が蒸着される。この二
酸化シリコンの層は、普通に知られ、利用されている化
学蒸着（ＣＶＤ）工程によって形成される。特に、この
酸化物は９５ｃｃｍの１００％ＳｉＨ4と１１０ｃｃｍ
のＯ2フローを用いて、４００℃において蒸着される。
この工程における圧力は、約１９０ｍＴｏｒｒであり、
蒸着速度は、約７ｎｍ／分である。酸化物が蒸着された
後、再びフォトレジストが塗布され、現像される。それ
から、絶縁体酸化物は、一連の長方形形状にエッチング
される。図８は、酸化物がトレンチの部分に置かれた状
態を示す。フォトレジストはトレンチ（ａ）の領域３０
０と３０５、トレンチ（ｂ）の領域３１０と３２０、お
よびトレンチ（ｃ）の領域３２５と３３０を覆ってい
る。酸化物は、ＲＩＥ工程によって、トレンチを満たし
ている酸化物の厚み分、通常５，０００までエッチング
される。このＲＩＥは、圧力４０ｍＴｏｒｒ、１４００
ワットで、ＣＨＦ3 中で行なわれる。ＲＩＥのエッチン
グは、トレン チ領域の外側の窒化物層２１０上で止ま
るので、基板の表面は、その後の処理を妨げるような損
傷を受けない。領域３００、３０５、３１０、３１５、
３２０、３２５、３３０の外側の領域およびトレンチの
内側は、素子のトレンチであり、その中に本発明による
キャパシタ構造が作られる。図６は、図３中の素子のト
レンチ４５をＡＡで切断した結果の構造を示している。
図７は、図３中の素子のトレンチ５５をＢＢで切断した
結果の構造を示している。
【００１９】素子のトレンチが形成された後、窒化シリ
コンの側壁層２２５がトレンチの側壁上に形成される。
この層は、約４００オングストロームの窒化シリコン
を、図６に示した構造の表面全体に合わせて蒸着するこ
とによって形成される。その後、この一定の厚さの層
は、ＲＩＥによってエッチングされる。窒化シリコンの
エッチングでは、酸化物をエッチングすることなく、窒
化物を選択的にエッチングする。さらにＲＩＥ工程は、
異方性があるためにトレンチの垂直な側壁上の窒化物は
エッチングしない。その結果、ＲＩＥ工程によって、記
憶装置の構造の水平な表面から窒化物の層２１０と２２
５をエッチングで取り除き、素子のトレンチの垂直な表
面上の窒化物層２２５を残す。トレンチの底面１０３は
むき出しのシリコンであり、トレンチ素子のためのチャ
ネル領域である。この段階において、トレンチ素子のし
きい値電圧を調整するために全面インプラントが行なわ
れる。インプラント種は硼素であり、２×１０12／ｃｍ
2 の用量で２０ｋｅＶにおいて移植される 。図９は、
その後の構造を示している。
【００２０】図１０および図１１に、ゲートおよびトレ
ンチの側壁の酸化物の形成を示す。チャネルイオンが注
入された後に、ゲート酸化物１０５が成長させられる。
ゲート酸化物は高品質の熱による酸化物であり、トレン
チの底面上に形成される。ゲート酸化物の厚さは、最初
は約７０オングストロームに成長させられる。トレンチ
の側壁の窒化物層２２５はトレンチの側壁をチャネル・
イオンの注入から保護するだけではなく、ゲート酸化物
の形成段階の間、トレンチの側壁上に酸化物を形成でき
ないようにする。このことは重要である。なぜなら、こ
のゲート酸化物は、後の側壁の酸化物とは独立に最適化
されなければならないからである。窒化物層２２５を利
用することによって、ゲート酸化物１０５を側壁酸化物
とは別個に形成することができ、そのためこれら２つの
層は、異なる厚みを有すことができる。ゲート酸化物が
形成されたなら、側壁の窒化物層２２５は、液相エッチ
ング浴中で剥ぎ取られる。エッチング液は通常リン酸で
ある。この液相エッチングは窒化物層を取り去るが、シ
リコンあるいは二酸化シリコンはエッチングしない。図
１０には、ゲート酸化物の成長および側壁窒化物の剥ぎ
取りを示している。側壁窒化物が剥ぎ取られると、トレ
ンチの側壁は、むき出しのシリコンである。側壁酸化物
１００は、トレンチの側壁上に成長させられる。側壁酸
化物１００の厚さが約７０オングストロームになるまで
成長させられる。側壁酸化物の成長は、ゲート酸化物１
０５の酸化物形成を促進する。最終的なゲート酸化物の
厚さは、トレンチ側壁の熱酸化物成長の終了後には約１
００オングストロームになる。ゲート酸化物が１００オ
ングストロームになるのは、初期の酸化物が７０オング
ストロームであり、約４０オングストロームが窒化物の
剥ぎ取り過程で剥ぎ取られ、側壁酸化物が成長するとき
にゲート酸化物も追加されて７０オングストローム成長
するからである。図１１に、トレンチの側壁酸化物の成
長後の構造を示している。
【００２１】図１２および図１３にフローティング・ゲ
ートの形成を示す。図１２は、側壁酸化物層１００が形
成された後に、それに合わせて多結晶シリコン層１１０
が記憶セル素子上に蒸着された様子を示す。多結晶シリ
コン層は、その後、約１×１０20／ｃｍ3 以上までｎ型
にドープされ、厚さは約１，０００オングストロームで
ある。蒸着されるため、多結晶シリコン層はシリコン層
と酸化物のトレンチ側壁の双方の上に重なる。多結晶シ
リコン層は蒸着された後、化学的および機械的研磨工程
によってエッチングされる。この研磨工程は、多結晶シ
リコンの表面を研磨用パッドの上でスラリーを用いて２
０ｒｐｍ、１０ｐｓｉにおいて回転させる。研磨によっ
て、水平面上の多結晶シリコン１１０および酸化物層２
１５が粉砕される。窒化物のパッド２２０は研磨によっ
て粉砕されない。なぜならこの工程による窒化物のエッ
チング速度は非常に遅いからである。研磨工程によっ
て、フローティング・ゲートがトレンチの内部のみに限
定される。窒化物のパッドに対する選択性さえ持ってい
れば、どのような汎用的な多結晶シリコンの平面化工程
でも、この工程のエッチング段階に適用できる。この研
磨工程は、フォトリソグラフィー工程を必要としないの
で、フローティング・ゲートは自己整列される。研磨後
の構造は図１３に示されている。さらに、トレンチ素子
へのソースおよびドレインへの注入も自己整列される。
なぜならフローティング・ゲートが、ソースおよびドレ
インの全面イオン注入に対するマスクの機能を果たすか
らである。ソースおよびドレインは、砒素を種として、
４５ｋｅｖ、１×１０15／ｃｍ2で、そして９００℃、
４５分間のドライブ・インでイオンを注入される。フロ
ーティング・ゲートはこの注入によってドープされ、そ
してそれによって別のマスクを使用しないで、トレンチ
の底面のチャネル領域が注入されるのを防ぐ。砒素は、
４００オングストロームの窒化物を通してシリコン中へ
注入され、ソースおよびドレインがトレンチの両側に形
成される。ソースおよびドレインは、トレンチの底面よ
り深いため、トレンチの底面１０３はソース領域とドレ
イン領域の間のチャネルを形成する。多結晶シリコンの
フローティング・ゲートとシリコンのチャネル領域との
間にゲート酸化物があるため、ドーパントは多結晶シリ
コンからチャネル領域へは外方拡散しない。
【００２２】図１４は、制御ゲート４０の形成を示す。
ソース領域およびドレイン領域が形成された後に誘電体
層１１５が蒸着され、それによって、その後に蒸着され
る制御ゲート４０とフローティング・ゲート１１０を分
離している。誘電体層１１５は、二酸化シリコン／窒化
シリコン／二酸化シリコン（ＯＮＯ）の多層構造でも良
く、またシリコンの多い酸化層（ＳＲＯ）でも良い。Ｓ
ＲＯ層は、ＳｉxＯ2層であり、ｘが１より大きいもので
ある。誘電体層１１５は、約１２５オングストロームの
厚さである。ＳＲＯ層は、多結晶シリコン上の非常に優
れた絶縁体である。誘電体層の厚さは、フローティング
・ゲートと制御ゲートの間に電子の大きなトンネリング
が起きないよう十分な厚みであるように選択される。フ
ローティング・ゲートと制御ゲートの間の電子の大きな
トンネリングは、ＥＥＰＲＯＭのデータ保持時間を悪化
させることになる。誘電体層の厚さはまた、フローティ
ング・ゲートと制御ゲート間のキャパシタの静電容量
が、フローティング・ゲートと基板間のキャパシタの静
電容量より大きくなるよう十分に薄くなければならな
い。それによって記憶セルの結合度が向上する。誘電体
層１１５の全面蒸着を行なった後、制御ゲート４０が蒸
着される。制御ゲートは多量にドープされた（例えば１
×１０20／ｃｍ3 以上）ｎ型またはｐ型の多結晶シリコ
ン層である。制御ゲートはまた、金属あるいはケイ化物
の導電体でも良い。制御ゲートは、約１，０００オング
ストロームの厚さの多結晶シリコンの一様な層である。
フォトレジストを塗布し、一様な多結晶シリコン層を現
像して、制御ゲートのパターンを形成する。一様な多結
晶シリコンはその後ＲＩＥ工程によってエッチングさ
れ、制御ゲートを形成する。ＲＩＥ工程では、多結晶シ
リコンおよび誘電体層１１５を通してエッチングし、そ
の下にある窒化物層２２０の上で停止する。
【００２３】ＥＥＰＲＯＭ記憶セルの最終的な構造は、
図１４に示されている。記憶セル素子の操作は、トレン
チの底面をチャネル領域として、トレンチの４つの側壁
をフローティング・ゲートの容量性領域として、および
ソース領域とドレイン領域に隣接するトレンチの２つの
側壁をフローティング・ゲートの充電領域と放電領域と
して利用することに依る。ＥＥＰＲＯＭセルの表面積
は、小さくなる。なぜなら記憶セルの転送素子およびフ
ローティング・ゲートのキャパシタが、３次元のトレン
チ構造の中に一体化されているからである。この構造に
おいては結合が強くなる。なぜなら、フローティング・
ゲートは絶縁体酸化物とトレンチの２つの側壁上で重な
っているため、フローティング・ゲートと基板間のキャ
パシタの静電容量を増すことなく、フローティング・ゲ
ートと制御ゲート間のキャパシタの静電容量を増して、
２つのキャパシタ間の結合を強くするからである。この
ように結合が強くなることによって、フローティング・
ゲートを書込みあるいは消去するために必要な電圧を下
げることができる。記憶セルの書込みおよび消去時間も
また短縮される。なぜなら、フローティング・ゲートを
充電または放電するために、トレンチの側壁に隣接する
ソース領域およびドレイン領域を、別々に、あるいは連
携して用いることができるからである。さらに具体的に
述べると、側壁の誘電体が相対的に薄いために、電荷担
体（電子あるいはホール）が、ソースまたはドレインと
フローティング・ゲートとの間をトンネル機構によって
転送されることができることである。トンネリングが生
じるのは、側壁に限られ、チャネル領域では生じない。
これは、側壁誘電体がゲート誘電体よりも薄いためであ
る。
【００２４】データをＥＥＰＲＯＭに書込むために、電
圧が制御ゲートに印加される。この電圧は、フローティ
ング・ゲートを充電するフローティング・ゲートへのト
ンネル電流を生じるに十分な値である。このＥＥＰＲＯ
Ｍのワード・ラインへ（即ち制御ゲートへ）印加される
電圧は、約８ボルトである。ビット・ラインへ印加され
る電圧は、トンネル電流がＦＥＴのどちら側から流れて
くるかを決定する。制御ゲートが８ボルト、ビット・ラ
インが０ボルトであるときビット・ラインは、フローテ
ィング・ゲートへトンネル電流を供給する。このＥＥＰ
ＲＯＭにおいては、どちらのビット・ラインも０ボルト
に設定できるので、ソースとドレインの双方からフロー
ティング・ゲートへトンネル電流が流れる。ソースとド
レインの双方からフローティング・ゲートを充電できる
ことによって、記憶セルがデータを記憶する速度が増
す。制御ゲートの電圧は、約０．１ｍｓの間保持されな
ければならない。しかしながら、トンネル電流がソース
あるいはドレイン領域から直接に流れてくるために、書
込みに使用されるパワーをそれほど増すことなく、非常
に多くのセル（約１０，０００個）に同時に書込むこと
ができる。このことは、従来技術のＥＥＰＲＯＭが、ホ
ット・キャリヤの注入を利用してフローティング・ゲー
トを充電し、消費するパワーを増やさない限り相対的に
少ない数のセルしか書込みすることができない点と対照
的である。
【００２５】ゲートが約８ボルトのとき一方のビット・
ラインのみが０ボルトで、他方のビット・ラインは約２
ボルトの中間的な電圧値である場合、フローティング・
ゲートはなお、一つのビット・ラインからのトンネル電
流によって充電される。この充電方法は、セルのＦＥＴ
素子のソースとドレインの双方から充電する場合よりも
時間がかかる。データを記憶セルから読取ろうとすると
き、ワード・ラインの電圧は、約３ボルトまで上げら
れ、一方のビットライン（ソースでもドレインでも良
い）が約０ボルトに、そして他方のビットライン（ソー
スでもドレインでも良い）が約３．０ボルトに設定され
る。データを記憶セルから消去しようとするときは、ワ
ード・ラインを約０ボルトにし、一方または双方のビッ
ト・ラインに約８ボルトを印加して、フローティング・
ゲートからトンネル電流が流れ出るようにする。上記で
印加される電圧は、ｎチャネルＦＥＴの場合であり、ｐ
チャネルＦＥＴの場合は、電圧の極性は逆になる。例え
ば、ｎチャネル素子のワード・ライン上の８ボルトは、
ｐチャネル素子においては−８ボルトになる。
【００２６】キャリヤは、トンネル機構によってフロー
ティング・ゲートへ転送される。この機構では、キャリ
ヤが容易にトンネルを通過できるように相対的に薄い誘
電体か必要である。本発明では、側壁誘電体が、約７０
オングストロームである。この側壁誘電体の厚さは、約
５０から１５０オングストロームの範囲であれば良い。
トンネル誘電体は、一般に二酸化シリコンであるが、Ｓ
ＲＯでも良い。トンネリングが増えるにつれて、フロー
ティング・ゲートの充電および放電は速くなる。さら
に、トンネリングはソースまたはドレインとフローティ
ング・ゲートとの間でも可能である。これは、側壁酸化
物の厚さがゲート酸化物の厚さより薄いためであり、そ
の結果トンネリングが、ＦＥＴチャネル中よりむしろソ
ース拡散およびドレイン拡散によって生じることにな
る。このことは重要である。なぜなら転送ＦＥＴ素子
が、書込みおよび読取り操作によって劣化することがな
いからである。さらに、従来のＥＥＰＲＯＭ素子におい
ては、ＦＥＴの一方の側のみ（ソースでもドレインでも
どちらか一方）がトンネル領域として使用されていた。
その結果、セルの転送ＦＥＴは、充電あるいは放電動作
のどちらかにおいて（ソースおよびドレインに接続され
ている電圧に依って）導通しなければならなかった。し
かしながら、本発明においては、記憶セルの転送ＦＥＴ
が導通しないので、ソースおよびドレインの双方がトン
ネル機構によってフローティング・ゲートへの独立なア
クセスを行なう。本発明は、その３次元構造によって表
面積を非常に小さくできるだけでなく、セルの転送素子
のソースおよびドレインに関する２つのトンネル領域の
おかげでフローティング・ゲートの充電および消去が非
常に高速でできる。
【００２７】図１５及び図１６は、本発明の別の実施例
を示す。図１５は、図３のＡＡに沿って切断した断面で
あり、図１６は、図３のＢＢに沿って切断した断面であ
る。図１５および図１６では、フローティング・ゲート
１１０が、単なるトレンチと同形状の多結晶シリコン層
ではない。フローティング・ゲートおよび制御ゲートは
交互に重ねられ、それによって、記憶セルの表面積を増
やすことなく、制御ゲートとフローティング・ゲート間
のキャパシタの有効な表面積が、増している。フローテ
ィング・ゲートは２つの側面を持ち、一方の側面はゲー
ト誘電体と側壁誘電体に接触し、ゲート誘電体と側壁誘
電体と同形をなしている。他方の側面は、パターン化さ
れ、ゲート酸化物の表面から少なくとも一つのほぼ垂直
な柱状の突起を形成する。誘電体層１１５および制御ゲ
ートはこれらのフローティング・ゲートの柱状突起を覆
い、従って柱状突起の間に置かれる。この柱状突起は種
々の幾何学形状に形成することができる。例えば、三角
柱、四角柱、六角柱、五角柱あるいは不規則な形状の柱
などである。
【００２８】第二の実施例では、制御ゲートとフローテ
ィング・ゲートは、第一の実施例と同様にトレンチの側
壁酸化物層１００を形成した後トレンチ領域を多結晶シ
リコンで満たすことによって形成される。その後、第一
の好ましい実施例と同様の研磨工程が実行され、窒化物
層２２０を伴う多結晶シリコン層１１０を平滑にする。
それから、フォトリソグラフィ工程によって、多結晶シ
リコン層１１０にパターンを形成する。パターン形成さ
れた部分は、エッチングされて多結晶シリコン層にトレ
ンチを形成する。多結晶シリコン層のトレンチは、ゲー
ト酸化物１０５に接触するほど深くてはいけない。トレ
ンチは、通常平坦な表面を作り、それがフローティング
・ゲート材料の柱状突起となっている。トレンチが形成
されたなら、誘電体層１１５および制御ゲート４０が蒸
着され、好ましい実施例同様の方法でパターン形成され
る。この別の実施例においても、やはりフローティング
・ゲート１１０はトレンチの側壁誘電体層１００を通し
て充電および放電される。多結晶シリコンは単一の導電
層であり、エッチングによって剥ぎ取られず、側壁層の
界面となっている。その結果、フローティング・ゲート
全体はなお、２つのトレンチの側壁層１００を通して充
電される。さらに、フローティング・ゲートと制御ゲー
トの間の静電容量が増すために、フローティング・ゲー
トと基板の間のキャパシタに対してフローティング・ゲ
ートと制御ゲートの間のキャパシタが大きくなるにつれ
て、セルの結合度が増す。
【００２９】本発明は、複数の実施例について記述され
示されてきたが、本発明の観点と要旨から逸脱すること
なく、細部にわたって種々の変形が可能であることは、
専門技術者によって理解できるであろう。
【００３０】
【発明の効果】本発明によって、表面積が小さくかつ結
合度が高い、またプログラムおよび消去が、短時間にか
つフローティング・ゲートの広い面積において行なわれ
るＥＥＰＲＯＭが得られる。
【図面の簡単な説明】
【図１】従来技術による素子。
【図２】従来技術による素子。
【図３】本発明によるアレイの配置。
【図４】本発明によるセルの一つを図３のＡＡに沿って
切断した断面。
【図５】本発明によるセルの一つを図３のＢＢに沿って
切断した断面。
【図６】本発明の素子の製造における中間段階の断面。
【図７】本発明の素子の製造における中間段階の断面。
【図８】本発明のトレンチの中の絶縁体酸化物の保護さ
れた領域。
【図９】本発明のトレンチ側壁の窒化物が形成された後
の図３のＡＡに沿って切断した断面。
【図１０】本発明のゲート酸化物が形成された後の図３
のＡＡに沿って切断した断面。
【図１１】本発明のトレンチ側壁の酸化物層が形成され
た後の図３のＡＡに沿って切断した断面。
【図１２】本発明のフローティング・ゲート膜が蒸着さ
れた後の図３のＡＡに沿って切断した断面。
【図１３】本発明のフローティング・ゲート膜が研磨さ
れた後の図３のＡＡに沿って切断した断面。
【図１４】本発明の制御ゲート膜が蒸着された後の図３
のＡＡに沿って切断した断面。
【図１５】本発明の別の実施例の断面。
【図１６】本発明の別の実施例の断面。
【符号の説明】
４０ 制御ゲート ４５ トレンチ ４７ ソース ５０ ドレイン １００ 側壁誘電体 １０５ ゲート誘電体 １０７ チャネル領域 １１０ フローティング・ゲート １１５ 誘電体層
フロントページの続き (72)発明者 チンシアン・シュウ 台湾 300シン・チュウ・タイワン、ユ ニバーシティ・オブ・ティンサス・ユニ バーシティ、ディパートメント・オブ・ エレクトリカル・エンジニアリング（番 地なし) (72)発明者 ビン・サン・ウー アメリカ合衆国10598 ニューヨーク州 ヨークタウン・ハイツ、ブレンダー・レ ーン 750 (56)参考文献 特開 平１−115164（ＪＰ，Ａ) 特開 平１−257374（ＪＰ，Ａ) 特開 昭62−24675（ＪＰ，Ａ) 特開 平５−55598（ＪＰ，Ａ)

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】半導体基板の表面上に、第１方向に複数本
    のワード線が設けられ、上記第１方向に直交する第２方
    向に複数本のビット線が設けられているトレンチ型ＥＥ
    ＰＲＯＭにおいて、 （イ）それぞれ２本のビット線で挟まれた上記半導体基
    板の表面領域には絶縁物材料が埋め込まれ、該埋め込ま
    れた絶縁物材料のうち上記ワード線のそれぞれの下側の
    部分には、上記半導体基板の表面から下方に延びそして
    ４つの側壁を有するトレンチが設けられ、上記４つの側
    壁は、上記半導体基板で形成された互いに対向する第１
    組の２つの側壁及び上記埋め込まれた絶縁物材料で形成
    された互いに対向する第２組の２つの側壁を有し、そし
    て、上記トレンチの底面は上記半導体基板により形成さ
    れていることと、 （ロ）上記第１組の２つの側壁をそれぞれ形成する上記
    半導体基板に形成されたソース領域及びドレイン領域
    と、 （ハ）該ソース領域及びドレイン領域を覆って、上記第
    １組の２つの側壁の表面にそれぞれに設けられた第１誘
    電体層と、 （ニ）上記トレンチの底面の上記半導体基板に形成され
    たチャネル領域と、 （ホ）該チャネル領域の上に設けられた第２誘電体層
    と、 （ヘ）上記第１誘電体層及び上記第２誘電体層を覆い且
    つ上記トレンチの４つの側壁及び底面に平行に設けられ
    たフローティング・ゲートと、 （ト）該フローティング・ゲートを覆い且つ上記トレン
    チの４つの側壁及び底面に平行に設けられた第３誘電体
    層と、 （チ）該第３誘電体層を覆い且つ上記トレンチの４つの
    側壁及び底面に平行に設けられた制御ゲートとを備える
    上記トレンチ型ＥＥＰＲＯＭ。
  2. 【請求項２】上記第１誘電体層の厚さが上記第２誘電体
    層の厚さよりも薄く、そして上記第１誘電体層の厚さが
    １５０Åよりも薄いことを特徴とする請求項１記載のト
    レンチ型ＥＥＰＲＯＭ。
  3. 【請求項３】上記フローティング・ゲートに対する電荷
    キャリアの書込が、該電荷キャリアを上記ソース領域及
    び上記ドレイン領域の両方から該ソース領域及びドレイ
    ン領域をそれぞれ覆う上記第１誘電体層をトンネル効果
    で通過させて上記フローティング・ゲートに移動させる
    電圧を上記ワード線及び上記ビット線に印加することに
    より行われ、そして上記フローティング・ゲートからの
    電荷キャリアの消去が、上記ソース領域及びドレイン領
    域をそれぞれ覆う上記第１誘電体層を通って上記電荷キ
    ャリアをトンネル効果で通過させて上記ソース領域及び
    上記ドレイン領域に移動させる電圧を上記ワード線及び
    上記ビット線に印加することにより行われることを特徴
    とする請求項１又は請求項２記載のトレンチ型ＥＥＰＲ
    ＯＭ。
  4. 【請求項４】上記フローティング・ゲートの表面に凹凸
    が設けられ、上記第３誘電体層及び上記制御ゲートが上
    記凹凸に沿って凹凸状に形成されていることを特徴とす
    る請求項１、請求項２又は請求項３記載のトレンチ型Ｅ
    ＥＰＲＯＭ。
  5. 【請求項５】半導体基板の表面上に、第１方向に複数本
    のワード線が設けられ、上記第１方向に直交する第２方
    向に複数本のビット線が設けられているトレンチ型ＥＥ
    ＰＲＯＭの製造方法において、 （イ）それぞれ２本のビット線で挟まれる上記半導体基
    板の表面領域に絶縁物材料を埋め込む工程と、 （ロ）上記埋め込まれた絶縁物材料のうち上記ワード線
    のそれぞれの下側となる部分に、上記半導体基板の表面
    から下方に延びそして４つの側壁を有するトレンチを、
    上記４つの側壁のうち互いに対向する第１組の側壁が上
    記半導体基板で形成されそして上記４つの側壁のうち互
    いに対向する第２組の２つの側壁が上記埋め込まれた絶
    縁物材料で形成されるように、形成する工程と、 （ハ）上記トレンチの底面を形成する上記半導体基板に
    不純物を導入してチャネル領域を形成する工程と、 （ニ）上記チャネル領域を覆ってゲート絶縁物層を形成
    する工程と、 （ホ）少なくとも上記第１組の２つの側壁の表面に第１
    誘電体層をそれぞれ形成する工程と、 （ヘ）上記ゲート絶縁物層及び上記第１誘電体層を覆い
    且つ上記トレンチの４つの側壁及び底面に平行にフロー
    ティング・ゲートを形成する工程と、 （ト）上記フローティング・ゲートをマスクとして、上
    記第１組の側壁を形成する上記半導体基板の部分にソー
    ス領域及びドレイン領域を形成する工程と、 （チ）上記フローティング・ゲートを覆い且つ上記トレ
    ンチの４つの側壁及び底面に平行に第２誘電体層を形成
    する工程と、 （リ）上記第２誘電体層を覆い且つ上記トレンチの４つ
    の側壁及び底面に平行に制御ゲートを形成する工程とを
    含む、上記トレンチ型ＥＥＰＲＯＭの製造方法。
  6. 【請求項６】上記工程（ハ）の不純物が上記第１組の２
    つの側壁に導入されるのを防止し、そして上記工程
    （ニ）のゲート絶縁物が上記第１組の２つの側壁に形成
    されるのを防止するマスク層を上記第１組の側壁に形成
    する工程を、上記工程（ロ）及び工程（ハ）の間に含む
    ことを特徴とする請求項５記載のトレンチ型ＥＥＰＲＯ
    Ｍの製造方法。
  7. 【請求項７】上記マスク層の材料は窒化シリコンである
    ことを特徴とする請求項６記載のトレンチ型ＥＥＰＲＯ
    Ｍの製造方法。
  8. 【請求項８】上記第１誘電体層の厚さが上記ゲート絶縁
    物層の厚さよりも薄く、そして上記第１誘電体層の厚さ
    が１５０Åよりも薄いことを特徴とする請求項５、請求
    項６又は請求項７記載のトレンチ型ＥＥＰＲＯＭの製造
    方法。
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