JP2572624B2 - Semiconductor device - Google Patents
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
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Description
【発明の詳細な説明】 〔概要〕 半導体装置、特にダイナミックRAMにおけるソフトエ
ラー現象を防止した半導体装置に関し、 ダイナミックRAMにおけるソフトエラーの発生を防止
する構造の半導体装置を提供することを目的とし、 基板に形成した溝にキャパシタ酸化膜を形成し、この
溝のキャパシタ酸化膜内に電荷蓄積電極を埋込んだ薄型
キャパシタを有する半導体装置において、 前記キャパシタ酸化膜の周囲に突起状絶縁膜を形成し
てなることを特徴とする半導体装置を含み構成する。DETAILED DESCRIPTION OF THE INVENTION [Summary] The present invention relates to a semiconductor device, in particular, to a semiconductor device that prevents a soft error phenomenon in a dynamic RAM. A capacitor oxide film is formed in a groove formed in the semiconductor device having a thin capacitor in which a charge storage electrode is buried in the capacitor oxide film in the groove; a protruding insulating film is formed around the capacitor oxide film; And a semiconductor device characterized in that:
本発明は、半導体装置、特にダイナミックRAMにおけ
るソフトエラー現象を防止した半導体装置に関する。The present invention relates to a semiconductor device, and more particularly to a semiconductor device that prevents a soft error phenomenon in a dynamic RAM.
１つの記憶セルが１個のトランジスタと１個のコンデ
ンサとから構成されるメガビットのMOS型ダイナミックR
AM（Random Access Memory）の構造においては、α線
入射による基板内に生じたキャリアによって、情報が消
えるソフトエラーに対して安全な電荷容量を保持しなが
ら、いかにして素子寸法の要求に適合させるかが重要で
ある。Megabit MOS type dynamic R in which one storage cell is composed of one transistor and one capacitor
In the structure of AM (Random Access Memory), how to meet element size requirements while maintaining a safe charge capacity against soft errors that cause information to disappear due to carriers generated in the substrate due to α-ray incidence Is important.
第４図は、従来の溝型キャパシタ構造のセルの断面図
である。同図において、セルの薄型キャパシタ部分は、
基板１に形成された溝２の周囲にn+型層３、溝２内にキ
ャパシタ酸化膜４を介してポリシリコン層５を形成し、
n+型層３に＋電位、ポリシリコン層５に−電位を印加し
て、情報を記憶するキャパシタを構成している。この構
造のセルでは、α線入射によって基板内に電子・正孔対
が生じ、電子がn+型層３に流れて情報が消えてしまうソ
フトエラーを生じることがあった。FIG. 4 is a sectional view of a cell having a conventional grooved capacitor structure. In the figure, the thin capacitor portion of the cell is:
An n + -type layer 3 is formed around a groove 2 formed in the substrate 1, and a polysilicon layer 5 is formed in the groove 2 via a capacitor oxide film 4.
A + potential is applied to the n + type layer 3 and a − potential is applied to the polysilicon layer 5 to constitute a capacitor for storing information. In the cell having this structure, an electron-hole pair is generated in the substrate due to the incidence of α-rays, and electrons flow to the n + -type layer 3 to cause a soft error in which information disappears.
これに対して、溝型キャパシタ構造により電荷蓄積電
極をキャパシタ酸化膜内に形成した、いわゆるBSE（Bur
ied Storage Electrode : IEDM,p710,1985）セルが提案
されている。On the other hand, a so-called BSE (Bur
ied Storage Electrode: IEDM, p710, 1985) A cell has been proposed.
第３図は、このような従来のBSEセルの断面図であ
る。同図において、11はP+型基板、12はｐ型エピタキシ
ャル層、13は溝14内に形成されたキャパシタ酸化膜、15
は溝14内に埋込まれたポリシリコンの電荷蓄積電極、16
及び17はｐ型エピタキシャル層12に形成されたMOSFETの
n+型拡散領域、18はゲート酸化膜、19はゲート酸化膜18
上に形成されたワード線、20はn+型拡散領域16に接続さ
れたビット線である。このセルは、溝型キャパシタ構造
で電荷蓄積電極15が溝内に埋込まれた導電性のポリシリ
コンであり、この電荷蓄積電極15はキャパシタ溝に隣接
するMOSFETのn+型拡散領域16に接続されている。すなわ
ち、例えば、p+型基板11に−2.5V、電荷蓄積電極15に＋
5Vの電位を与える ことにより、キャパシタ酸化膜13を介して電荷が蓄積さ
れ、情報を記憶するセルが構成される。FIG. 3 is a sectional view of such a conventional BSE cell. In the figure, 11 is a P + type substrate, 12 is a p-type epitaxial layer, 13 is a capacitor oxide film formed in a groove 14, 15
Is a polysilicon charge storage electrode embedded in the groove 14, 16
And 17 are MOSFETs formed on the p-type epitaxial layer 12.
n + type diffusion region, 18 is a gate oxide film, 19 is a gate oxide film 18
The word line 20 formed above is a bit line connected to the n + type diffusion region 16. This cell has a trench-type capacitor structure and is made of conductive polysilicon in which a charge storage electrode 15 is embedded in a trench. This charge storage electrode 15 is connected to an n + type diffusion region 16 of a MOSFET adjacent to the capacitor trench. Have been. That is, for example, -2.5 V is applied to the p + type substrate 11 and +
By applying a potential of 5 V, electric charges are accumulated via the capacitor oxide film 13 to form a cell for storing information.
このBSEセルでは、α線入射によって基板内に発生し
たキャリアが電荷蓄積電極15に収集されるのを防止し、
これによって情報が消えてしまうソフトエラーを防止す
るものである。また、この構造のセルはp+型基板11の部
分では、空乏層幅が短くなるため（第３図において点線
は空乏層の端を示す）、電界によって収集される電荷量
は少なくなる。In this BSE cell, carriers generated in the substrate due to α-ray incidence are prevented from being collected by the charge storage electrode 15,
This prevents a soft error from erasing information. In the cell having this structure, the width of the depletion layer is reduced in the portion of the p + type substrate 11 (the dotted line indicates the end of the depletion layer in FIG. 3), so that the amount of charge collected by the electric field is reduced.
しかし、上記従来のBSEセルでは、キャパシタ酸化膜1
3の表面に形成された反転層21が従来のn+型層と同様に
作用し、α線入射によって基板内に発生したキャリアが
この反転層21に流れ込み、さらに、この反転層21を通っ
て、n+型拡散領域16に流れ込む。この電流経路によって
情報が消され、ソフトエラー現象が起きる問題点があっ
た。However, in the above conventional BSE cell, the capacitor oxide film 1
The inversion layer 21 formed on the surface of No. 3 acts in the same manner as the conventional n + type layer, and the carriers generated in the substrate due to the incidence of α rays flow into the inversion layer 21 and further pass through the inversion layer 21. , Flows into the n + type diffusion region 16. There is a problem that information is erased by this current path and a soft error phenomenon occurs.
そこで本発明は、ダイナミックRAMにおけるソフトエ
ラーの発生を防止する構造の半導体装置を提供すること
を目的とする。Therefore, an object of the present invention is to provide a semiconductor device having a structure for preventing a soft error from occurring in a dynamic RAM.
上記問題点は、基板に形成した溝にキャパシタ酸化膜
を形成し、この溝のキャパシタ酸化膜内に電荷蓄積電極
を埋込んだ溝型キャパシタを有する半導体装置におい
て、前記キャパシタ酸化膜の周囲に突起状絶縁膜を形成
してなることを特徴とする半導体装置によって解決され
る。The above problem is a problem in a semiconductor device having a groove-type capacitor in which a capacitor oxide film is formed in a groove formed in a substrate and a charge storage electrode is embedded in the capacitor oxide film in the groove. The problem is solved by a semiconductor device characterized by forming a step-like insulating film.
すなわち、本発明にかゝる半導体装置は、キャパシタ
酸化膜の周囲に突起状絶縁膜を形成しており、p+型基板
とn+型拡散領域とが電気的に絶縁されているため、α線
入射によってp+型基板内にキャリアが生じ、拡散によっ
て反転層に流れ込んでも、このキャリアが反転層からn+
型拡散領域に流れ込まない。従って、α線入射によって
電気が流れ情報が消えてしまうソフトエラーを生じるこ
とがない。That is, in the semiconductor device according to the present invention, the protruding insulating film is formed around the capacitor oxide film, and the p + type substrate and the n + type diffusion region are electrically insulated. Even if carriers are generated in the p + -type substrate due to the line incidence and flow into the inversion layer by diffusion, the carriers are n +
Does not flow into the mold diffusion region. Accordingly, there is no occurrence of a soft error in which electricity flows due to incidence of α rays and information is lost.
以下、本発明を図示の一実施例により具体的に説明す
る。Hereinafter, the present invention will be described in detail with reference to an embodiment shown in the drawings.
第１図は、本発明実施例のBSEセルの断面図である。
なお、第３図のBSEセルに対応する部分は同一の符号を
記し、その詳細の説明を省略する。FIG. 1 is a sectional view of a BSE cell according to an embodiment of the present invention.
The portions corresponding to the BSE cells in FIG. 3 are denoted by the same reference numerals, and detailed description thereof will be omitted.
同図に示す如く、BSEセルを構成するp+型基板11とｐ
型エピタキシャル層12の境のキャパシタ酸化膜13の周囲
には、突起状酸化膜22が形成されている。他の構成は従
来と同様である。As shown in the figure, the p + type substrate 11 and the p +
A protruding oxide film 22 is formed around the capacitor oxide film 13 at the boundary of the type epitaxial layer 12. Other configurations are the same as the conventional one.
上記構成のBSEセルの製造方法について説明する。 A method for manufacturing the BSE cell having the above configuration will be described.
第２図（ａ）〜（ｄ）は、本発明実施例のBSEセルの
製造工程断面図である。2 (a) to 2 (d) are cross-sectional views showing a manufacturing process of the BSE cell according to the embodiment of the present invention.
まず、同図（ａ）に示す如く、p+型基板11表面の溝型
キャパシタを形成する領域上に、溝の大きさよりやや広
い面積を有する酸化膜22aを形成する。First, as shown in FIG. 2A, an oxide film 22a having an area slightly larger than the size of the groove is formed on the surface of the p + type substrate 11 where the groove type capacitor is to be formed.
次に、同図（ｂ）に示す如く、p+型基板11及び酸化膜
22a上にｐ型エピタキシャル層12を成長させた後に、反
応性イオンエッチングにより、ｐ型エピタキシャル層12
表面から酸化膜22a及びp+型基板11にかけてキャパシタ
形成用の溝14を形成する。Next, as shown in FIG. 1B, the p + type substrate 11 and the oxide film are formed.
After the p-type epitaxial layer 12 is grown on 22a, the p-type epitaxial layer 12 is
A groove 14 for forming a capacitor is formed from the surface to the oxide film 22a and the p + type substrate 11.
次に、同図（ｃ）に示す如く、溝14内面にキャパシタ
酸化膜13を形成後、この溝14内に導電性ポリシリコンか
らなる電荷蓄積電極15を埋込む。この工程において、溝
14の外側に堆積したポリシリコンは平坦化のエッチバッ
ク処理により除去される。Next, as shown in FIG. 2C, after a capacitor oxide film 13 is formed on the inner surface of the groove 14, a charge storage electrode 15 made of conductive polysilicon is buried in the groove 14. In this process, the groove
The polysilicon deposited outside 14 is removed by a planarization etch-back process.
次に、同図（ｃ）に示す如く、キャパシタ用の溝14に
近接したキャパシタ酸化膜13部分に窓を開口し、コンタ
クト領域を形成し、ポリシリコンを堆積する。その後、
通常の製造工程により、MOSFETのためのn+型拡散領域16
及び17、ゲート酸化膜18を形成し、アルミニュウム金属
配線としてワード線19及びビット線20を形成する。Next, as shown in FIG. 2C, a window is opened in the portion of the capacitor oxide film 13 adjacent to the capacitor groove 14, a contact region is formed, and polysilicon is deposited. afterwards,
The normal manufacturing process results in an n + type diffusion region 16 for the MOSFET.
And 17, a gate oxide film 18 is formed, and a word line 19 and a bit line 20 are formed as aluminum metal wiring.
このような製造方法により、p+型基板11とｐ型エピタ
キシャル層12との境には、キャパシタ酸化膜13の周囲に
突起した酸化膜22として形成される。By such a manufacturing method, an oxide film 22 protruding around the capacitor oxide film 13 is formed at the boundary between the p + -type substrate 11 and the p-type epitaxial layer 12.
上記構造の半導体装置では、α線入射によってp+型基
板11内にキャリアが生じ、拡散によって反転層21に流れ
込んでも、突起状酸化膜22によってn+型拡散領域16及び
17とは、電気的に絶縁されているためキャリアが反転層
21からn+型拡散領域16及び17に流れ込まない。従って、
α線入射によって電気が流れ、情報が消えてしまうソフ
トエラーを生じることがない。In the semiconductor device having the above structure, even if carriers are generated in the p + type substrate 11 by α-ray incidence and flow into the inversion layer 21 by diffusion, the n + type diffusion region 16 and the
17 means that the carrier is an inversion layer because it is electrically insulated
21 does not flow into the n + type diffusion regions 16 and 17. Therefore,
Electricity flows due to the incidence of α rays, and there is no occurrence of a soft error in which information is lost.
なお、上記実施例において、キャパシタ酸化膜13の周
囲に突起状酸化膜22を形成しているが、少なくとも突起
状の絶縁膜であればよく、例えば窒化（Si3N4）膜であ
ってもよい。In the above embodiment, the protruding oxide film 22 is formed around the capacitor oxide film 13. However, at least a protruding insulating film may be used. For example, a nitride (Si 3 N 4 ) film may be used. Good.
また、この絶縁膜の形状は、反転層21とn+型拡散領域
16及び17との間に電流が流れ込まない突起状に形成され
ていなければよい。The shape of this insulating film is the same as that of the inversion layer 21 and the n + type diffusion region.
It is sufficient that the protrusions 16 and 17 are not formed in a projecting shape through which current does not flow.
以上説明したように本発明によれば、キャパシタ酸化
膜の周囲に突起状絶縁膜を形成しており、p+型基板とn+
型拡散領域とが電気的に絶縁されているため、α線入射
によってp+型基板内にキャリアが生じ、拡散によって反
転層に流れ込んでも、このキャリアが反転層からn+型拡
散領域に流れ込まない。従って、α線入射によって情報
が消えてしまうソフトエラーを生じることがなくなる。As described above, according to the present invention, the protruding insulating film is formed around the capacitor oxide film, and the p + type substrate and the n +
Since the type diffusion region is electrically insulated, carriers are generated in the p + type substrate by α-ray incidence and flow into the inversion layer by diffusion, but this carrier does not flow from the inversion layer to the n + type diffusion region . Therefore, a soft error in which information disappears due to the incidence of α rays does not occur.
第１図は本発明実施例のBSEセルの断面図、 第２図（ａ）〜（ｄ）は本発明実施例のBSEセルの製造
工程断面図、 第３図は従来のBSEセルの断面図、 第４図は従来の溝型キャパシタ構造のセル断面図であ
る。 図において、 11はp+型基板、 12はｐ型エピタキシャル層、 13はキャパシタ酸化膜、 14は溝、 15はポリシリコンの電荷蓄積電極、 16,17はn+型拡散領域、 18はゲート酸化膜、 19はワード線、 20はビット線、 21は反転層、 22は突起状酸化膜、 22aは酸化膜 を示す。FIG. 1 is a cross-sectional view of a BSE cell according to an embodiment of the present invention, FIGS. 2 (a) to 2 (d) are cross-sectional views of manufacturing steps of the BSE cell of the embodiment of the present invention, and FIG. FIG. 4 is a sectional view of a cell having a conventional grooved capacitor structure. In the figure, 11 is a p + type substrate, 12 is a p-type epitaxial layer, 13 is a capacitor oxide film, 14 is a trench, 15 is a charge storage electrode of polysilicon, 16, 17 is an n + type diffusion region, and 18 is a gate oxide. Reference numeral 19 denotes a word line, 20 denotes a bit line, 21 denotes an inversion layer, 22 denotes a protruding oxide film, and 22a denotes an oxide film.
Claims (1)
タ酸化膜（13）を形成し、この溝（14）のキャパシタ酸
化膜（13）内に電荷蓄積電極（15）を埋込んだ溝型キャ
パシタを有する半導体装置において、 前記キャパシタ酸化膜（13）の周囲に突起状絶縁膜を形
成してなることを特徴とする半導体装置。A capacitor oxide film (13) is formed in a groove (14) formed in a substrate (11), and a charge storage electrode (15) is buried in the capacitor oxide film (13) in the groove (14). A semiconductor device having a grooved capacitor, wherein a protruding insulating film is formed around the capacitor oxide film (13).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63049655A JP2572624B2 (en) | 1988-03-04 | 1988-03-04 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63049655A JP2572624B2 (en) | 1988-03-04 | 1988-03-04 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01225146A JPH01225146A (en) | 1989-09-08 |
| JP2572624B2 true JP2572624B2 (en) | 1997-01-16 |
Family
ID=12837204
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63049655A Expired - Lifetime JP2572624B2 (en) | 1988-03-04 | 1988-03-04 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2572624B2 (en) |
-
1988
- 1988-03-04 JP JP63049655A patent/JP2572624B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01225146A (en) | 1989-09-08 |
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