JP2579237B2 - フロースルーラッチ回路を有する状態素子回路、該状態素子回路を有するｖｌｓｉ回路、及びラッチをマスタースレーブフリップフロップの機能的代替物として作動する方法 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はVLSI回路に関し、特に、単純なフロースルー
ラッチを使用してVLSI回路においてマスタースレーブフ
リップフロップの機能的代替物として機能させることに
関する。最も高速なコンピュータは、ラッチ及びフリッ
プフロップのような双安定素子又は状態素子を設計にお
いて使用する。コンピュータに使用される状態素子の形
態は、状態素子に対して採用される同期クロックの形態
と関連して、高速コンピュータの処理速度及び効率を決
定する。

（従来の技術） 同期クロックシステムは、クロックと同期して状態素
子の或るグループから次のグループへとデータが流れる
ように設定される。コンピュータシステムにおいて、一
般的に、同期クロックは、単相、多相の何れかである。
コンピュータの設計で選ばれるクロックシステムの形態
は、他のタイミングに関する制約と共に設計で選ばれる
状態素子の形態に基づいている。

典型的な高速コンピュータで使用される状態素子の２
つの最もありふれた形態としては、「フリップフロップ
及びラッチ」又は「マスタースレーブフリップフロッ
プ」がある。

フリップフロップは２つの安定状態の何れかを取り、
且つ再生的にこれらの状態の間をスイッチングすること
のできる電子状態素子である。論理回路において、２つ
の状態が論理１及び論理０に対応させられる。フリップ
フロップは従ってデジタルプロセッサで使用される１ビ
ットメモリ素子である。

フリップフロップは「Ｄフリップフロップ」及び「マ
スタースレーブフリップフロップ」を含む種々の形態で
利用可能である。Ｄフリップフロップは、単一の入力Ｄ
を有するクロック化フリップフロップである。Ｄフリッ
プフロップの出力Ｑは、クロック信号の所定の遷移が２
つの論理状態で生じた時のみに、Ｄ入力の現在の状態を
採る。マスタースレーブフリップフロップは、クロック
信号の相補的遷移でクロックされるマスタースレーブ素
子を含んでいる。データはマスター素子からスレーブ素
子、従って、出力に、マスター素子出力が安定した後
に、単に転送されるだけである。マスタースレーブ動作
は、フリップフロップを駆動する際の伝播遅延の結果と
して単一素子フリップフロップで発生することのある不
明確な出力が発生する可能性を除去する。

ラッチは、単一ビットを一次的に記憶するフリップフ
ロップの延長として考えることができる。この記憶はク
ロック信号によって制御され、クロック信号の所定の遷
移が、ラッチ出力を入力の現在値に固定する。クロック
信号がオープンの期間、ラッチの入力に加えられるデー
タは、ラッチ出力に流れる（この性質を有するものがフ
ロースルーラッチである）。

一般的に、マスタースレーブフリップフロップは、２
つのラッチ、即ちマスター及びスレーブを含んでいる。
状態素子は以下で決められ、本明細書を通して使用され
る種々のパラメータと関連して記述することができる。

「CYCLE」はクロックサイクルのサイクル時間又は周
期である。

「T_pd」は状態素子を通過する伝達遅延時間であり、
対応する変化が出力で生じるまでの素子クロック又はデ
ータ入力上の変化からの時間間隔として定義される。

「T_su」は状態素子に対する「クロックまでのデータ
セットアップ」時間であり、クロックパルスのラッチン
グエッジの到達以前に素子データ入力が安定に保持され
ねばならない最小時間間隔を定義している。

「T_hld」は状態素子に対する「クロックからのデータ
ホールド」時間であり、クロックパルスのラッチングエ
ッジが除去された後の素子データ入力が安定に保持され
ねばならない最小時間間隔を定義している。

「Ｓ」はクロックスキューであり、２つの目的地への
クロック信号の到達時間の望まれない差であり、この到
達時間は充分に等しいことが望まれる。

「Ｗ」はクロックパルスの幅であり、ラッチがオープ
ンされている時間間隔に対応している。

「MIN」又は「MIN PATH」は２つの状態素子間のデー
タのレーシング無関係転送を保証するのに必要な最小遅
延量である。

「MAX」又は「MIN PATH」は２つの状態素子間で許さ
れる最大遅延量である。

（発明が解決しようとする課題） 従来のコンピュータはそのためのVLSIの設計におい
て、頻繁にマスタースレーブフリップフロップを使用し
ていた。VLSIチップ上で正常に動作させるためには、マ
スタースレーブフリップフロップは、通常単純なフロー
スルーラッチの２倍の電力消費及び２倍の領域を必要と
する。

VLSI中にマスタースレーブフリップフロップ又は状態
素子の代わりに一つのみの単純なフロースルーラッチを
使用することは、要求される必要なクロックによって強
いられるタイミングの要請のために極めて困難であっ
た。従って、高速コンピュータの同期クロックシステム
と関連して正常に動作させられ且つマスタースレーブフ
リップフロップの代替物として機能する単純なフロース
ルーラッチを使用して設計することが要求されている。

（課題を解決するための手段） 本発明はマスタースレーブとして機能するがVLSIで適
正に動作し且つマスタースレーブフリップフロップの約
半分の領域と約半分の電力しか必要としない単純なフロ
ースルーラッチを使用する。そのラッチはスリバー即ち
狭いパルスを発生するパルス発生回路によって同期して
クロックされ、マスタースレーブフリップフロップの動
作を近似するのに必要な遅延の最小量及び最大量を減少
される。更に、パルス発生回路はVLSIチップ上に形成さ
れた状態素子間の相関を利用して、パルス幅調整の問題
を解決している。単一のパルス発生回路からのスリバー
即ち狭いパルスが、同じチップ上に同様に位置する状態
素子をクロックするのに使用される。単一のチップ全体
としては、複数のスリバーパルス発生回路を有すること
ができる。

本発明は、入力、出力及びクロック入力を有する第１
のフロースルーラッチを含む。

本発明におけるパルス発生回路は前記第１のラッチの
クロック入力に結合された幅が狭いパルスを発生し、前
記第１のラッチ及びパルス発生回路はVLSIチップ内で互
いに物理的に近接して設置され、同一チップ上の状態素
子間の相関因子が利用される。

従って、本発明の特徴はマスタースレーブフリップフ
ロップとして機能する修正されたスリバーパルスにより
クロックされるフロースルーラッチを提供することにあ
る。本発明はマスタースレーブフリップフロップに要求
される電力をかなり減少し、VLSIチップ上で必要とされ
る領域も同様に減少する。

更に、クロックを50％のデューティーサイクルで分散
することを可能にするという別の利点を有している。こ
れはパルス幅に関して特別の配慮をすること無しに達成
される。

更に、相関させられたフロースルーラッチはより少な
いクロックの分配を可能にする。これは、通常の二つの
ラッチから成るマスタースレーブフリップフロップでな
く、単一のラッチが、マスタースレーブフリップフロッ
プとして振る舞うからである。

また、本発明はクロックスピードを特別の配慮無くし
て増大することを可能にする。より高速のチップはより
狭いスリバーパルス幅を有する。

（実施例） マスタースレーブフリップフロップ及びフロースルー
ラッチの動作が第１、1A、２及び2A図を参照して記述さ
れる。一般に、マスタースレーブフリップフロップは結
合した２つのラッチを含んでおり、これらラッチ間のレ
ースフリー動作が可能になる様にされている。マスター
スレーブフリップフロップの出力状態は一つの周期的ク
ロック端部上のみで変化する。マスタースレーブフリッ
プフロップ５のレーシング無し構造が第１図に示されて
おり、その動作は第1A図のタイミングチャートに記述さ
れている。レーシング無し動作は、双安定素子又は状態
素子の出力６が同じ状態素子の入力７として使用される
ことがあることを意味している。出力は前の状態の関数
であり、出力は従って特定のクロック事象８、例えば通
常クロック信号の立ち上がり端の到達時に変化すること
ができる。第1A図に示されるようにデータはクロックパ
ルスの立ち上がり端が生じた時のみに変化することに注
意すべきである。

第２図を参照する。単純なフロースルーラッチ９が示
されている。クロック入力11が「オープン」状態にある
場合常にデータ13がラッチ９を通して流れることを可能
にする特徴を有している。一般に、単純なフロースルー
ラッチ９にとって、ラッチ９は、クロック信号11が高の
時にオープンに維持され、クロック信号11が低の時にデ
ータ13がラッチされる。ラッチ９を通過する典型的な流
れの動作が第2A図のタイミング図に示される。上述のマ
スタースレーブフリップフロップの例に示された様に
は、単純なフロースルーラッチ９はデータ13をそれ自体
に戻すことはできない。これは、クロックがオープンに
されている時間間隔中にデータ「レーシング（racin
g）」が発生するためである。この場合、クロックがオ
ープンの場合、データはクロック信号と無関係に連続的
に循環する。

第３図を参照する。２つのマスタースレーブフリップ
フロップ10および12が遅延回路14によって結合してい
る。入力マスタースレーブフリップフロップ10のＱ出力
は遅延回路14を通して宛先マスタースレーブフリップフ
ロップ12のＤ入力に結合される。この構成は、データを
クロックに同期させて、２つの典型的なマスタースレー
ブフリップフロップを通過させることを示している。マ
スタースレーブフリップフロップ10及び12は更にソース
クロック入力16及び宛先クロック入力18を含んでいる。
クロック入力16、18には単一のクロックソースからクロ
ックが入力され、従って、第3A図のタイミングチャート
に示される略等しいタイミングを有している。

第３図及び第3A図から、以下のマスタースレーブフリ
ップフロップ式を導くことができる。

MIN DLY≧Ｓ＋T_hld−T_pd（min） 式（１） MAX DLY≦CYCLE−Ｓ−T_su−T_pd（max） 式（２） ２つのマスタースレーブフリップフロップ10、12の間
のレーシング無し転送を確保するために必要とされる最
小遅延時間MIN DLYは、式（１）に示されるように、ソ
ースクロック16及び宛先クロック18との間のクロックス
キューＳに、宛先マスタースレーブフリップフロップ12
の「クロックからのデータホールド」時間T_hldを足し
て、マスタースレーブフリップフロップ10を通過する最
小伝播時間T_pd（min）を引いたものと等しいか、より大
きい。２つのマスタースレーブフリップフロップ間で許
される最大遅延時間MAX DLYは、式（２）に示されるよ
うに、CYCLE時間引く、クロックスキューＳ引く、宛先
マスタースレーブフリップフロップ12の「クロックまで
のデータセットアップ」時間T_su引く、マスタースレー
ブフリップフロップ10を通過する最大伝播遅延時間T_pd
（max）を引いたものか、それ以下である。

以下、本発明が第４図を参照して説明される。遅延回
路34を介してフロースルーラッチ30及び32が結合されて
いる。入力ラッチ30のＱ出力は遅延回路34を介して宛先
ラッチ32のＤ入力に結合されている。更に、ラッチ32の
Ｑ出力は遅延回路40を介してラッチ30のＤ入力に送られ
る。同様に、ソースクロック信号36及び宛先クロック信
号38はそれぞれラッチ30及び32のクロック入力に送られ
る。ソースクロック信号36のタイミング及び宛先クロッ
ク信号38が第4A図に示されている。データはクロック信
号の立ち下がり端でラッチされ、このラッチはクロック
信号の立ち上がり端でオープンするラッチ30、32の各々
は以下に示される様にマスタースレーブフリップフロッ
プとして動作するように構成されている。

ラッチ回路動作に対する最小遅延時間MIN DLY及び最
大遅延時間MAX DLYは第4A図に記述され、式（３）及び
（４）に記述される。

MIN DLY≧Ｗ＋Ｓ＋T_hld−T_pd（min） 式（３） MAX DLY≦CYCLE−Ｓ−T_su−T_pd（max）＋Ｗ 式（４） MIN DLYは、ラッチがオープンである時間に対応する
クロックパルスの幅Ｗ足す、クロックスキューＳ足す、
宛先ラッチ32に対する「クロックからのデータホール
ド」時間T_hld引く、ラッチ30を通過する最小伝播遅延時
間T_pd（min）を引いたものに等しいか、又はより大き
い。MAX DLYは、式（４）に示される様に、サイクル時
間引く、クロックスキュー引く、宛先ラッチ32に対する
「クロックからのデータホールド」時間T_su引く、ラッ
チ30を通過する最大伝播遅延時間T_pd（max）足す、クロ
ックパルスの幅Ｗを足したものに等しいか、又は小さ
い。

幅Ｗは零に近づくとラッチの式（３）及び（４）はマ
スタースレーブフリップフロップの式（１）及び（２）
により近づく。Ｗ＝０に対しては、式（３）及び（４）
は、式（１）及び（２）に等しい式（５）及び（６）に
還元される。

MIN DLY≧Ｓ＋T_hld−T_pd（min） 式（５） MAX DLY≦CYCLE−Ｓ−T_su−T_pd（max） 式（６） この式から、単純なフロースルーラッチがマスタース
レーブフリップフロップとして使用できることがわか
る。実際的な意義として、フロースルーラッチは、典型
的にマスタースレーブフリップフロップの半分のみの領
域しか使用しない。最適なVLSIの設計では、零に近いク
ロックパルスを用いてラッチの使用を達成する。実際
は、スリバーパルスのパルス幅は、サイクル時間の少な
くとも一桁小さいことが望まれる。

しかしながら、パルス幅Ｗは零に等しくなることはで
きず、狭い「スリバー」クロックパルスを使用すること
により達成される。第５図はスリバーパルスを発生する
ための論理回路の単純な形態を示す。クロック源50は、
ANDゲート54の入力に結合している。遅延回路52がクロ
ック源50とANDゲートの入力との間に導入される。この
遅延回路52はそのクロック入力がオープンに維持される
ラッチとすることができる。第５図の例は、クロック源
50からANDゲート54の入力として50％のデューティーサ
イクルを使用する。ラッチ52によって導入された遅延T
_pdのために、T_pd（ラッチ）＋T_pd（ゲート）に等しい幅
を有する狭い幅のパルスが、第５図に示される様に発生
される。このスリバーパルスの幅は物理的に可能な限り
狭く形成できる。しかしながら、VLSI中にこの様な狭い
パルスを伝播することは物理的に困難である。実際はス
リバーパルスの幅をラッチの伝播遅延時間T_pdに一致さ
せる試みがなされるべきである。

本発明はVLSIチップの回路パラメータに関する相関因
子を利用する。相関因子は２つ以上の回路パラメータが
いかに互いに一致するかを定める。例えば、２つの異な
る状態素子の２つの遅延回路が100％相関すると、各遅
延回路は等しい。遅延回路が０％の相関を有すると、そ
れらの間に何らの関係もない。相関因子は、２つ以上の
回路間で関係させられる２つ以上の任意の変数に対する
傾向の尺度である。相関因子は、VLSIチップ上に同様に
位置する状態素子の特性、例えばT_pd（min及びmax）、
電力消費等が近くに位置する他の状態素子と略一致する
ということを表している。相関は、種々の原因、例えば
チップの似通った処理、及び材料の似通った特性、即
ち、チップ上の領域のシリコンパラメータが近寄った領
域では多くは異ならないために生じる。

相関特性は、クロックされるべき状態素子の近くに位
置する状態素子を使用してVLSI上でパルス発生回路を作
成すると得ることができる。こうすることにより、近接
して位置される状態素子の伝播遅延時間T_pdに略等しい
幅を有するスリバーパルスを発生することができる。

第５図に示されるパルス発生回路はラッチ52を通過す
る伝播遅延時間と略等しい幅Ｗのスリバーパルスを作り
出す。従って、最悪の場合、Ｗ＝T_pdを式（３）に代入
し、式（４）のＷを零に設定すると、以下の式（７）及
び式（８）を得る。

MIN DLY≧T_hld＋Ｓ 式（７） MAX DLY≦CYCLE−Ｓ−T_su−T_pd（max） 式（８） これらの式はスリバーパルス幅Ｗが状態素子の伝播遅
延時間と相関を有して、スリバーパルスが狭くなりすぎ
て、クロックされる状態素子を通過出来なくならないこ
とを保証する。スリバーパルス幅は従って、常に予測可
能な最短経路（MIN PATH）を保証するに充分に広い。

第６図は、相関するフロースルーラッチがVLSIチップ
58上でどのように組み込まれているかの例を示してい
る。チップ58は、チップ58上に物理的に同等のラッチＬ
のブロック61、62及び64を含んでいる。更に、各ブロッ
ク60、62、および64はラッチＬの一つを使用して形成さ
れるパルス又はスリバーパルス発生回路Ｇを含んでい
る。クロック信号CLKはピン56のチップ58への入力であ
り、分配ステージ59に伝播する。分配ステージ59はクロ
ック信号を数種の信号中に分け、各クロック信号をブロ
ック60、62、及び64の一つに伝播させている。各ブロッ
クにおいて、スリバーパルス発生回路Ｇは狭いパルスを
発生してブロックの各々内のラッチＬを作動する。

マスタースレーブフリップフロップの代わりにスリバ
ーパルスを使用した場合、１つのマスタースレーブフリ
ップフロップが２単位の電力を消費し、２単位の領域を
占有すると仮定すると、１つのフロースルーラッチは１
単位の電力を消費し、１単位の領域を占有し、節約が達
成される。フロースルーラッチを４つ、６つ又は８つず
つのクラスターグループに分け、各クラスターに一つの
パルス発生回路を含ませることが可能である。しかしな
がら、実際のクラスターグループの大きさは、任意であ
る。

従って、４つの単純なフロースルーラッチ及び一つの
スリバーパルス発生回路は４つのマスタースリバーフリ
ップフロップを事実上作り出すことができるが、５単位
の領域即ち、５「セル」のみしか消費しないことが分か
る。他方、各マスタースレーブフリップフロップは２つ
のラッチを必要とし、２単位の領域を消費し、純粋なマ
スタースレーブフリップフロップは８単位の領域を必要
として、４つのマスタースレーブフリップフロップを作
り出す。従って、フロースルーラッチを使用して費やさ
れるセル数が3/8減少される。

例 １ マスタースレーブフリップフロップセルの全数が知ら
れている（マスタースレーブフリップフロップのセルの
全数がマスタースレーブフリップフロップの数の２倍に
等しい）場合、フロースルーラッチを使用した際のフロ
ースルーラッチの全減少数を決定することができる。フ
ロースルーラッチが４つずつ１クラスター内にあると仮
定すると、純粋なマスタースレーブフリップフロップと
比較しての領域の節約は以下に等しい。

節約されるセル＝0.375（マスタースレーブフリップフロップセルの数） 式
（９） 1000のマスタースレーブフリップフロップがあると、
合計で2000のマスタースレーブフリップフロップセルが
ある。この数を式（９）に代入すると、750セルが節約
されると示される。

例 ２ 全フロースルーラッチが今８つずつのクラスターにグ
ループ分けされると、純粋なマスタースレーブフリップ
フロップに比して節約は7/16に等しい。1000のマスター
スレーブフリップフロップがある場合、2000のマスター
スレーブフリップフロップセルがある。この数を以下の
式（10）に代入すると876のセルを節約することができ
ることが結果される。

節約されるセル＝0.4375（マスタースレーブフリップフロップセルの数） 式（10） 例 ３ 特定のVLSIが3000の利用可能なセルを有し、700のみ
のマスタースレーブフリップフロップしか有さない場
合、フロースルーラッチセルを使用して達成される電力
及びセルの節約量が決定される。４つのみのフロースル
ーラッチを有するクラスターを利用できると仮定する。

700のマスタースレーブフリップフロップがあるの
で、1400のセルが状態素子に割り当てられる。フロース
ルーラッチによって使用されるセルの数は以下の様にし
て計算される。

（1400セル）×（１−0.375）＝875セル 節約されるセルは次に以下の様にして計算される。

節約される電力は次に「セル節約比」を決定すること
により決定される。これは、セル領域及び電力比が同じ
であるためである。全節約消費電力は従って次の式で与
えられる。

【図面の簡単な説明】

第１図は、マスタースレーブフリップフロップのブロッ
ク図、 第1A図は、第１図のタイミング図、 第２図は、本発明で使用されるフロースルーラッチのブ
ロック図、 第2A図は、第２図のタイミング図、 第３図は、マスタースレーブフリップフロップ間のクロ
ッキングを示す論理回路図、 第3A図は、第３図のクロック信号入力のタイミング図、 第４図は、本発明のマスタースレーブフリップフロップ
の代替物として機能するラッチ間のクロッキングを示す
論理回路図、 第4A図は、第４図のクロック信号入力のタイミング図、 第５図は、本発明で使用されるパルス発生回路の実施例
を示す図、 第６図は、VLSIチップ上の複数のパルス発生回路を示す
本発明のブロック図。 ５……フリップフロップ、６……双安定素子、７……状
態素子入力、８……クロック事象、９……単純なフロー
スルーラッチ、11……クロック信号、12……宛先フリッ
プフロップ、13……データ、14、34、40、52……遅延回
路、16……ソースクロック入力、18……宛先クロック入
力、30、32……ラッチ、36……ソースクロック信号、38
……宛先クロック信号、50……クロックソース、54……
ゲート、58……VLSIチップ、69、62、64……物理的に同
等なラッチＬを含むブロック。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−2342（ＪＰ，Ａ) 特開 昭57−112129（ＪＰ，Ａ) 特開 昭58−5022（ＪＰ，Ａ) 米国特許4864161（ＵＳ，Ａ)

Claims (27)

(57)【特許請求の範囲】
1. 【請求項１】（ａ） 入力手段、出力手段、及びクロッ
   ク入力手段を有するフロースルーラッチ回路、及び （ｂ） パルス発生回路であって、前記パルス発生回路
   の構成要素と前記フロースルーラッチ回路の構成要素と
   の相関因子に基づいて、前記ラッチ回路を通過する伝播
   遅延時間に実質的に等しいパルス幅を有している狭くさ
   れたパルスを、前記ラッチ回路のクロック入力手段への
   入力として発生する前記パルス発生回路、から成る状態
   素子回路。
2. 【請求項２】前記ラッチ回路及びパルス発生回路がチッ
   プ上で近接して設置されており、前記ラッチ回路及び前
   記パルス発生回路の所定の特性に対して極めて高い相関
   パーセンテイジが与えられていることを特徴とする請求
   項１記載の状態素子回路。
3. 【請求項３】前記ラッチ回路が単一位相クロッキングシ
   ステム中で作動することを特徴とする請求項１記載の状
   態素子回路。
4. 【請求項４】前記ラッチ回路が単一位相クロッキンギシ
   ステム中で作動することを特徴とする請求項２記載の状
   態素子回路。
5. 【請求項５】前記パルス発生回路が、 （ａ） クロック源、及び （ｂ） 前記クロック源に接続する遅延回路を含み、前
   記遅延回路は、前記ラッチ回路の伝播遅延時間に略等し
   い伝播遅延時間を有する遅延時間を有し、前記状態素子
   回路をレーシング無しに作動する狭くされたパルスが発
   生されることを特徴とする請求項１記載の状態素子回
   路。
6. 【請求項６】前記フロースルーラッチ回路が、中間遅延
   回路を介して接続された第１及び第２のフロースルーラ
   ッチから成り、前記第１及び第２のフロースルーラッチ
   の各々が、パルス発生回路からの狭くされたパルスを受
   信することを特徴とする請求項４記載の状態素子回路。
7. 【請求項７】（ａ） 各々が入力手段、出力手段、及び
   クロック入力手段を有するフロースルーラッチ回路を含
   むVLSIチップ上の複数の状態素子回路、及び、 （ｂ） パルス発生回路であって、前記パルス発生回路
   の構成要素と複数の状態素子回路のフロースルーラッチ
   回路の構成要素との相関因子に基づいて、前記ラッチ回
   路を通過する時の伝播遅延に略等しいパルス幅を有して
   いる狭くされたパルスを、前記ラッチ回路のクロック入
   力手段への入力として発生する少なくとも一つのパルス
   発生回路を含み、前記パルス発生回路が更に、 i.前記チップ上の複数の状態素子の少なくともラッチ回
   路の構成要素と高い相関パーセンテイジを有している遅
   延回路、及び ii.前記遅延回路に接続したクロック源からなることを
   特徴とするVLSI回路。
8. 【請求項８】前記複数の状態素子回路が４つの状態素子
   回路であることを特徴とする請求項７記載のVLSI回路。
9. 【請求項９】前記複数の状態素子回路が６つの状態素子
   回路であることを特徴とする請求項７記載のVLSI回路。
10. 【請求項１０】前記複数の状態素子回路が８つの状態素
    子回路であることを特徴とする請求項７記載のVLSI回
    路。
11. 【請求項１１】前記ラッチ回路が、中間遅延回路を介し
    て接続された第１及び第２のラッチからなり、これら２
    つのラッチが、前記パルス発生回路からの幅の狭くされ
    たパルスを受信することを特徴とする請求項７記載のVL
    SI回路。
12. 【請求項１２】コンピュータで使用されるVLSIチップ上
    で、入力、出力、及びクロック源を有する複数のラッチ
    をマスタースレーブフリップフロップの機能的代替物と
    して作動する方法であって、この方法が、 （ａ） 互いにチップ上で近接して前記複数のラッチの
    組を位置させ、 （ｂ） 複数のパルス発生回路から幅の狭いパルスを発
    生し、前記組内の複数のラッチの一つを通過する際の遅
    延時間と略等しいパルス幅を前記幅の狭いパルスが有
    し、 （ｃ） 複数のパルス発生回路を前記組に近接して位置
    し、 （ｄ） 前記幅の狭いパルスが前記ラッチの組のクロッ
    ク入力に結合して、前記組内の前記ラッチの各々がレー
    シング無しに作動することからなる方法。
13. 【請求項１３】前記位置させる工程（ａ）が、前記ラッ
    チの組及び前記複数のパルス発生回路を、前記ラッチの
    組及び前記パルス発生回路が動作パラメータに関して高
    い相関を有する様に相関因子に基づき、選択することを
    含むことを特徴とする請求項12記載の方法。
14. 【請求項１４】前記複数のパルス発生回路からの幅の狭
    いパルスを発生する工程（ｂ）が、 （ａ） 前記ラッチの組と高い相関を有するVLSIチップ
    上の遅延素子を利用して遅延を発生し、 （ｂ） クロック源を前記遅延素子に接続して、発生さ
    れた幅の狭いパルスが前記遅延と略等しい幅のパルスを
    有することからなることを特徴とする請求項12記載の方
    法。
15. 【請求項１５】前記遅延を発生する工程が、前記複数の
    パルス発生回路の或るものに対応する組のラッチを前記
    複数のラッチから選択する工程からなることを特徴とす
    る請求項14記載の方法。
16. 【請求項１６】（ａ） 入力手段、この入力手段に接続
    された出力手段、及び前記入力手段から前記出力手段へ
    の信号の伝播を開始するためのクロック入力手段を有す
    る少なくとも一つのフロースルーラッチ回路、及び （ｂ） ソースクロック信号入力のパルスよりも狭いパ
    ルスを発生するための少なくとも一つのパルス発生回
    路、から成り、前記ラッチ回路と前記パルス発生回路と
    の間の相関関係を利用して、前記狭いパルスは、前記ラ
    ッチの伝播遅延と実質的に等しい幅にされており且つ前
    記狭いパルスは、信号が前記ラッチ回路を伝播するのに
    充分な幅を有している状態素子回路。
17. 【請求項１７】前記ラッチ回路及びパルス発生回路が、
    VLSIチップ上で近接して設置されている請求項16記載の
    状態素子回路。
18. 【請求項１８】前記ラッチ回路が、単一位相クロックシ
    ステムに従ってクロックされる請求項16記載の状態素子
    回路。
19. 【請求項１９】複数の状態素子回路を具備するVLSI回路
    であり、各状態素子回路が、 （ａ） 入力手段、この入力手段に接続された出力手
    段、及び前記入力手段から前記出力手段への信号の伝播
    を開始するためのクロック入力手段を有する少なくとも
    一つのフロースルーラッチ回路、及び （ｂ） 前記複数の状態素子回路の前記ラッチ回路の各
    々のクロック入力手段に接続された手段を有し、ソース
    クロック信号入力のパルスよりも狭いパルスを発生する
    ための少なくとも一つのパルス発生回路、から成り、前
    記ラッチ回路と前記パルス発生回路との間の相関関係を
    利用して、前記狭いパルスは、前記ラッチの伝播遅延と
    実質的に等しい幅にされており且つ前記狭いパルスは、
    信号が前記ラッチ回路を伝播するのに十分な幅を有して
    いるVLSI回路。
20. 【請求項２０】前記ラッチ回路及びパルス発生回路が、
    VLSIチップ上で近接して設置されている請求項19記載の
    VLSI回路。
21. 【請求項２１】前記ラッチ回路が、単一位相クロックシ
    ステムに従ってクロックされる請求項19記載のVLSI回
    路。
22. 【請求項２２】VLSIチップ上に少なくとも４つの状態素
    子回路を有するVLSI回路であり、各状態素子回路が、 （ａ） 入力手段、出力手段、及び前記入力手段から前
    記出力手段への信号の伝播を開始するためのクロック入
    力手段を有するフロースルーラッチ回路、及び （ｂ） パルス発生回路であって、このパルス発生回路
    の構成要素とフロースルーラッチ回路の構成要素との相
    関因子に基づいて、前記状態素子回路の前記ラッチを通
    過する伝播遅延時間と実質的に等しい幅を有している狭
    くされたパルスを、前記ラッチ回路のクロック入力手段
    として発生するための少なくとも一つのパルス発生回
    路、から成り、前記パルス発生回路が更に、 i.チップ上の複数の状態素子回路のラッチ回路に対して
    高い相関パーセンテイジを有する遅延回路、及び ii.前記遅延回路に接続されたクロック源を有しているV
    LSI回路。
23. 【請求項２３】VLSIチップ上に少なくとも６つの状態素
    子回路を有するVLSI回路であり、各状態素子回路が、 （ａ） 入力手段、出力手段、及び前記入力手段から前
    記出力信号への信号の伝播を開始するためのクロック入
    力手段を有するフロースルーラッチ回路、及び （ｂ） パルス発生回路であって、このパルス発生回路
    の構成要素とフロースルーラッチ回路の構成要素との相
    関因子に基づいて、前記状態素子回路の前記ラッチを通
    過する伝播遅延時間と実質的に等しい幅を有している狭
    くされたパルスを、前記ラッチ回路のクロック入力手段
    として発生するための少なくとも一つのパルス発生回
    路、から成り、前記パルス発生回路が更に、 i.チップ上の複数の状態素子回路のラッチ回路に対して
    高い相関パーセンテイジを有する遅延回路、及び ii.前記遅延回路に接続されたクロック源を有しているV
    LSI回路。
24. 【請求項２４】VLSIチップ上に少なくとも８つの状態素
    子回路を有するVLSI回路であり、各状態素子回路が、 （ａ） 入力手段、出力手段、及び前記入力手段から前
    記出力信号への信号の伝播を開始するためのクロック入
    力手段を有するフロースルーラッチ回路、及び （ｂ） パルス発生回路であって、このパルス発生回路
    の構成要素とフロースルーラッチ回路の構成要素との相
    関因子に基づいて、前記状態素子回路の前記ラッチを通
    過する伝播遅延時間と実質的に等しい幅を有している狭
    くされたパルスを、前記ラッチ回路のクロック入力手段
    として発生するための少なくとも一つのパルス発生回
    路、から成り、前記パルス発生回路が更に、 i.チップ上の複数の状態素子回路のラッチ回路に対して
    高い相関パーセンテイジを有する遅延回路、及び ii.前記遅延回路に接続されたクロック源を有しているV
    LSI回路。
25. 【請求項２５】VLSIチップ上に少なくともＮ個の状態素
    子回路を有するVLSI回路であり、Ｎが４以上の偶数であ
    り、各状態素子回路が、 （ａ） 入力手段、出力手段、及び前記入力手段から前
    記出力信号への信号の伝播を開始するためのクロック入
    力手段を有するフロースルーラッチ回路、及び （ｂ） パルス発生回路であって、このパルス発生回路
    の構成要素とフロースルーラッチ回路の構成要素との相
    関因子に基づいて、前記状態素子回路の前記ラッチを通
    過する伝播遅延時間と実質的に等しい幅を有している狭
    くされたパルスを、前記ラッチ回路のクロック入力手段
    として発生するための少なくとも一つのパルス発生回
    路、から成り、前記狭くされたパルスは、前記パルス発
    生回路が更に、 i.チップ上の複数の状態素子回路のラッチ回路に対して
    高い相関パーセンテイジを有する遅延回路、及び ii.前記遅延回路に接続されたクロック源を有しているV
    LSI回路。
26. 【請求項２６】（ａ） パルス発生回路であって、前記
    パルス発生回路の構成要素と第１及び第２のフロースル
    ーラッチの構成要素との間の相関関係に基づいて狭くさ
    れたパルスを、第１及び第２のフロースルーラッチのク
    ロック入力として発生するための少なくとも一つのパル
    ス発生回路、及び （ｂ） 入力、出力、及び入力からの信号を出力に伝播
    するためのクロック入力を各々有し、中間遅延回路によ
    って接続された少なくとも前記第１及び第２のフロース
    ルーラッチ、から成る状態素子回路であり、 前記状態素子回路を通過する最小伝播遅延時間が、次の
    表現、 MIN DLY≧T_hld＋Ｓ （T_hld＝第２のラッチに対するクロックからのデータホ
    ールド時間であり、クロックパルスのラッチングエッジ
    が除去された後の第２のラッチのデータ入力が安定に保
    持されねばならない最小時間間隔である。 Ｓ＝クロックスキュー。これは、２つのラッチへのクロ
    ック信号の到達時間の望まれない差であり、この到達時
    間は充分に等しいことが望まれる。） で表せられ、 前記状態素子回路を通過する最大伝播遅延時間が、次の
    表現、 MAX DLY≦CYCLE−Ｓ−T_su−T_pd（max） （CYCLE＝クロックサイクル時間 Ｓ＝クロックスキュー。これは、２つのラッチへのクロ
    ック信号の到達時間の望まれない差であり、この到達時
    間は充分に等しいことが望まれる。 T_su＝第２のラッチに対するクロックまでのデータセッ
    トアップ時間であり、クロックパルスのラッチングエッ
    ジの到達以前に第２のラッチのデータ入力が安定に保持
    されねばならない最小時間間隔である。 T_pd（max）＝第１のラッチを通過する最大伝播遅延時間
    であり、対応する変化が出力で生じるまでの第１のラッ
    チクロック又はデータ入力上の変化からの時間間隔であ
    る。） で表せられる状態素子回路。
27. 【請求項２７】Ｎ個の状態素子回路から成るVLSI回路で
    あって、Ｎが４以上の偶数であり、各状態素子回路が、 （ａ） パルス発生回路であって、このパルス発生回路
    の構成要素と第１及び第２のフロースルーラッチ回路の
    構成要素との相関因子に基づいて狭くされたパルスを、
    Ｎ個の状態素子の各々の前記第１及び第２のラッチのク
    ロック入力に対する入力として発生する少なくとも一つ
    のパルス発生回路、及び （ｂ） 入力、出力、及び入力からの信号を出力に伝播
    するためのクロック入力を各々有し、中間遅延回路によ
    って接続されている少なくとも前記第１及び第２のフロ
    ースルーラッチから成り、 前記Ｎ個の状態素子回路の各々を通過する最小信号伝播
    遅延時間が、次の表現、 MIN DLY≧T_hld＋Ｓ （T_hld＝第２のラッチに対するクロックからのデータホ
    ールド時間であり、クロックパルスのラッチングエッジ
    が除去された後の第２のラッチのデータ入力が安定に保
    持されるねばならない最小時間間隔である。 Ｓ＝クロックスキュー。これは、２つのラッチへのクロ
    ック信号の到達時間の望まれない差であり、この到達時
    間は充分に等しいことが望まれる。） で表せられ、 前記Ｎ個の状態素子回路の各々を通過する最大信号伝播
    遅延時間が、次の表現、 MAX DLY≦CYCLE−Ｓ−T_su−T_pd（max） （CYCLE＝クロックサイクル時間 Ｓ＝クロックスキュー。これは、２つのラッチへのクロ
    ック信号の到達時間の望まれない差であり、この到達時
    間は充分に等しいことが望まれる。 T_su＝第２のラッチに対するクロックまでのデータクロ
    ックセットアップ時間であり、クロックパルスのラッチ
    ングエッジの到達以前に第２のラッチのデータ入力が安
    定に保持されねばならない最小時間間隔である。 T_pd（max）＝第１のラッチを通過する最大伝播遅延時間
    であり、対応する変化が出力で生じるまでの第１のラッ
    チクロック又はデータ入力上の変化からの時間間隔であ
    る。） で表せられるVLSI回路。