JP2583243B2 - Ｍｏｓトランジスタの製造方法 - Google Patents
Ｍｏｓトランジスタの製造方法Info
- Publication number
- JP2583243B2 JP2583243B2 JP62232476A JP23247687A JP2583243B2 JP 2583243 B2 JP2583243 B2 JP 2583243B2 JP 62232476 A JP62232476 A JP 62232476A JP 23247687 A JP23247687 A JP 23247687A JP 2583243 B2 JP2583243 B2 JP 2583243B2
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- film
- insulating film
- contact window
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】 〔概 要〕 MOSトランジスタの特にゲート電極とのコンタクトホ
ールの形成方法に関し、 ゲート電極表面を窒化膜で覆った場合に、ゲート電極
とのコンタクト用窓を開口するために窒化膜をエッチン
グする際にソース、ドレイン領域のシリコン基板がオー
バーエッチングされるのを防止する目的で、 ソース、ドレイン領域のシリコン基板の表面に一旦酸
化膜を形成してからゲート電極上の窒化膜のエッチング
を行なうことによって上記酸化膜をエッチングのストッ
パとして作用せしめるように構成する。
ールの形成方法に関し、 ゲート電極表面を窒化膜で覆った場合に、ゲート電極
とのコンタクト用窓を開口するために窒化膜をエッチン
グする際にソース、ドレイン領域のシリコン基板がオー
バーエッチングされるのを防止する目的で、 ソース、ドレイン領域のシリコン基板の表面に一旦酸
化膜を形成してからゲート電極上の窒化膜のエッチング
を行なうことによって上記酸化膜をエッチングのストッ
パとして作用せしめるように構成する。
本発明はMOSトランジスタの製造方法に係る。
従来、MOS型半導体装置のゲート電極には多結晶シリ
コンや各種金属のシリサイド（MoSi2,WSi2等）が使われ
ているが、素子が高集積化、配線が微細化するにしたが
い、その抵抗をさらに小さくするＷやMoといった高融点
金属の使用に対し、その実現が強く望まれるようになっ
た。
コンや各種金属のシリサイド（MoSi2,WSi2等）が使われ
ているが、素子が高集積化、配線が微細化するにしたが
い、その抵抗をさらに小さくするＷやMoといった高融点
金属の使用に対し、その実現が強く望まれるようになっ
た。
しかし、ＷやMoは後工程のII（イオンインプラテーシ
ョン）のとき、チャンネリング現象がおこって、ゲート
下の基板まで打ち込まれたイオンが達っしたり、また、
熱処理時に容易に酸化されてそのすべてが酸化物になっ
てしまうといった、シリコンゲートやポリシリコン／シ
リサイド（ポリサイド）ゲートにはみられなかった問題
が生ずる。
ョン）のとき、チャンネリング現象がおこって、ゲート
下の基板まで打ち込まれたイオンが達っしたり、また、
熱処理時に容易に酸化されてそのすべてが酸化物になっ
てしまうといった、シリコンゲートやポリシリコン／シ
リサイド（ポリサイド）ゲートにはみられなかった問題
が生ずる。
このチャンネリングや酸化を防ぐためにＷやMoの表面
を覆う必要がある。従来、このカバー膜にはPSGを用い
た例がある。（Extended Abstracts of the 15th Confe
rence on Solid State Devices and Materials,Tokyo,1
983 pp217〜220,日立） しかし、SiO2系の膜ではゲート電極形成用のエッチン
グのとき、リアクティブ・イオン・エッチ（RIE）でＷ
やMoのサイドエッチが進みアンダーカットを生ずる。第
２図にこの様子を示すが、シリコン基板１上にゲート絶
縁膜２、Ｗ又はMoのゲート電極３を形成し、ゲート電極
３上に酸化物系の膜４を形成してレジスト５でパターニ
ングすると、ゲート電極３はアンダーカット（サイドエ
ッチ）される。アンダーカットが生ずると、微細MOS型
トランジスタで最も精度を必要とする。ゲート長の制御
がマスクだけによるものではなくなり、著しく困難とな
る。
を覆う必要がある。従来、このカバー膜にはPSGを用い
た例がある。（Extended Abstracts of the 15th Confe
rence on Solid State Devices and Materials,Tokyo,1
983 pp217〜220,日立） しかし、SiO2系の膜ではゲート電極形成用のエッチン
グのとき、リアクティブ・イオン・エッチ（RIE）でＷ
やMoのサイドエッチが進みアンダーカットを生ずる。第
２図にこの様子を示すが、シリコン基板１上にゲート絶
縁膜２、Ｗ又はMoのゲート電極３を形成し、ゲート電極
３上に酸化物系の膜４を形成してレジスト５でパターニ
ングすると、ゲート電極３はアンダーカット（サイドエ
ッチ）される。アンダーカットが生ずると、微細MOS型
トランジスタで最も精度を必要とする。ゲート長の制御
がマスクだけによるものではなくなり、著しく困難とな
る。
ＷあるいはMoのゲート電極材料の上に、SiO2やPSGで
はなく、Si3N4を堆積すると、上記のようなアンダーカ
ットがなくなり、ゲート長の寸法精度を高めることがで
きることが知られている（62年春応用物理学会31 P−Ｐ
−８）。
はなく、Si3N4を堆積すると、上記のようなアンダーカ
ットがなくなり、ゲート長の寸法精度を高めることがで
きることが知られている（62年春応用物理学会31 P−Ｐ
−８）。
しかしながら、この場合次のような問題がある。第３
図を参照して説明する。第３図Ａ中、11はｐ形シリコン
基板、12はゲート酸化物（SiO2）、13はn+形拡散領域
（ソース及びドレイン領域）、14はＷ又はMoのゲート電
極、15はSi3N4膜、16はPSG層間絶縁膜であり、いまPSG
層間絶縁膜16にゲート電極14及びn+拡散領域13とのコン
タクト窓を開口したところであり、ゲート電極14上では
Si3N4膜15がストッパになるのに対してシリコン基板11
は露出する。次にSi3N4膜15にもゲート電極14とのコン
タクト窓を開口すべくRIE（反応性イオンエッチング）
を行なうと、Si3N4とシリコンとのエッチングレートは
とりにくいので、第３図Ｂに示される如く、シリコン基
板11のコンタクト部分がオーバーエッチされ、n+形拡散
領域13の深さが浅い場合には接合破壊が起きることがあ
る。
図を参照して説明する。第３図Ａ中、11はｐ形シリコン
基板、12はゲート酸化物（SiO2）、13はn+形拡散領域
（ソース及びドレイン領域）、14はＷ又はMoのゲート電
極、15はSi3N4膜、16はPSG層間絶縁膜であり、いまPSG
層間絶縁膜16にゲート電極14及びn+拡散領域13とのコン
タクト窓を開口したところであり、ゲート電極14上では
Si3N4膜15がストッパになるのに対してシリコン基板11
は露出する。次にSi3N4膜15にもゲート電極14とのコン
タクト窓を開口すべくRIE（反応性イオンエッチング）
を行なうと、Si3N4とシリコンとのエッチングレートは
とりにくいので、第３図Ｂに示される如く、シリコン基
板11のコンタクト部分がオーバーエッチされ、n+形拡散
領域13の深さが浅い場合には接合破壊が起きることがあ
る。
本発明は、上記問題点を解決するために、PSGのエッ
チング後にシリコン基板表面を熱酸化してからSi3N4の
エッチングを行なう。Si3N4上にはシリコン基板上と比
べてSiO2の成長が非常に遅いのでSiO2はほとんど形成さ
れない。Si3N4とSiO2はエッチングの選択比が十分にと
れ、又SiO2とＷ又はMoともエッチングの選択比が十分に
とれるので、コンタクト窓を問題なく形成することがで
きる。
チング後にシリコン基板表面を熱酸化してからSi3N4の
エッチングを行なう。Si3N4上にはシリコン基板上と比
べてSiO2の成長が非常に遅いのでSiO2はほとんど形成さ
れない。Si3N4とSiO2はエッチングの選択比が十分にと
れ、又SiO2とＷ又はMoともエッチングの選択比が十分に
とれるので、コンタクト窓を問題なく形成することがで
きる。
すなわち、本発明は、シリコン半導体基板上に酸化物
ゲート絶縁膜を形成し、ゲート絶縁膜上にゲート電極を
形成し、ゲート電極上に窒化物絶縁膜を形成した上でゲ
ート電極及び基板上の全面に酸化物系絶縁膜を形成し、
酸化物系絶縁膜をパターニングしてゲート電極に対する
コンタクト窓及びシリコン半導体基板に対するコンタク
ト膜を開口した後、開口したシリコン半導体基板のコン
タクト窓部分を選択的に表面酸化して次の窒化物絶縁膜
エッチングのストッパとし、それからゲート電極上の窒
化物絶縁膜にゲート電極とのコンタクト窓をエッチング
で開口し、そしてシリコン半導体基板のコンタクト窓部
分の表面酸化膜を除去する工程を含むことを特徴とする
MOSトランジスタの製造方法にある。
ゲート絶縁膜を形成し、ゲート絶縁膜上にゲート電極を
形成し、ゲート電極上に窒化物絶縁膜を形成した上でゲ
ート電極及び基板上の全面に酸化物系絶縁膜を形成し、
酸化物系絶縁膜をパターニングしてゲート電極に対する
コンタクト窓及びシリコン半導体基板に対するコンタク
ト膜を開口した後、開口したシリコン半導体基板のコン
タクト窓部分を選択的に表面酸化して次の窒化物絶縁膜
エッチングのストッパとし、それからゲート電極上の窒
化物絶縁膜にゲート電極とのコンタクト窓をエッチング
で開口し、そしてシリコン半導体基板のコンタクト窓部
分の表面酸化膜を除去する工程を含むことを特徴とする
MOSトランジスタの製造方法にある。
第１図を参照して説明する。
第１図Ａを参照すると、ｐ形シリコン基板21の表面を
熱酸化して厚さ200Å程度のゲート酸化膜22を形成す
る。ゲート酸化膜22上にゲート電極23を形成するために
Ｗ（又はMo）をスパッタで厚さ2000Å程度堆積し、その
上にSi3N4膜24をCVDで1000Å程度の厚さに形成してパタ
ーニングする。その後、全面に再びSi3N4を堆積してリ
アクティブイオンエッチングすることによってゲート電
極23の側壁にもSi3N4膜を形成する。これはＷがPSGと接
触して酸化されることを防ぐためである。
熱酸化して厚さ200Å程度のゲート酸化膜22を形成す
る。ゲート酸化膜22上にゲート電極23を形成するために
Ｗ（又はMo）をスパッタで厚さ2000Å程度堆積し、その
上にSi3N4膜24をCVDで1000Å程度の厚さに形成してパタ
ーニングする。その後、全面に再びSi3N4を堆積してリ
アクティブイオンエッチングすることによってゲート電
極23の側壁にもSi3N4膜を形成する。これはＷがPSGと接
触して酸化されることを防ぐためである。
第１図Ｂを参照すると、ゲート電極23及びその上のSi
3N4膜24をマスクとしてイオン打込みによn+形ソース領
域25及びn+形ドレイン領域26を形成する。それから、全
面にCVDでPSGを厚さ約1.0μｍに堆積して層間絶縁膜27
を形成し、ソース及びドレイン領域25,26のコンタクト
窓28とゲート電極23へのコンタクト窓29を開口する。こ
のPSGのエッチングはCF4とCHF3の混合ガスを用いたRIE
で行なう。PSGに対するSi3N4とシリコンのエッチングの
選択比は十分にとれるので、PSGのエッチング終了後、
ゲート電極23上ではSi3N4膜24が残り、一方、ソース・
ドレイン領域25,26上では酸化膜22は極めて薄いので完
全にエッチングされてシリコン基板が露出する。
3N4膜24をマスクとしてイオン打込みによn+形ソース領
域25及びn+形ドレイン領域26を形成する。それから、全
面にCVDでPSGを厚さ約1.0μｍに堆積して層間絶縁膜27
を形成し、ソース及びドレイン領域25,26のコンタクト
窓28とゲート電極23へのコンタクト窓29を開口する。こ
のPSGのエッチングはCF4とCHF3の混合ガスを用いたRIE
で行なう。PSGに対するSi3N4とシリコンのエッチングの
選択比は十分にとれるので、PSGのエッチング終了後、
ゲート電極23上ではSi3N4膜24が残り、一方、ソース・
ドレイン領域25,26上では酸化膜22は極めて薄いので完
全にエッチングされてシリコン基板が露出する。
第１図Ｃを参照すると、ここで本発明に従い、950℃
でドライ酸化を行なって、ソース・ドレイン領域25,26
のコンタクト窓表面に厚さ500Å程度の酸化膜30形成す
る。このときSi3N4は殆ど酸化されない。
でドライ酸化を行なって、ソース・ドレイン領域25,26
のコンタクト窓表面に厚さ500Å程度の酸化膜30形成す
る。このときSi3N4は殆ど酸化されない。
第１図Ｄを参照すると、ゲート電極23上のコンタクト
窓28内のSi3N4膜24をRIEでエッチングしてゲート電極23
を露出させる。このRIEはCF4＋O2で行なう。このとき、
酸化膜30はSi3N4に対して十分なエッチング選択比がと
れるので、Si3N4除去後も基板上に残る。
窓28内のSi3N4膜24をRIEでエッチングしてゲート電極23
を露出させる。このRIEはCF4＋O2で行なう。このとき、
酸化膜30はSi3N4に対して十分なエッチング選択比がと
れるので、Si3N4除去後も基板上に残る。
第１図Ｅを参照すると、再びCF4＋CHF3の混合ガスに
よるRIEで全面エッチしてシリコン基板のコンタクト窓
部27のSiO2を除去し、基板を露出させる。このときゲー
ト電極23はエッチングされない。
よるRIEで全面エッチしてシリコン基板のコンタクト窓
部27のSiO2を除去し、基板を露出させる。このときゲー
ト電極23はエッチングされない。
第１図Ｆを参照すると、シリコンを１％含有するアル
ミニウムをスパッタ法で1.0μｍ堆積し、BCl3とCl2の混
合ガスによるRIEによりエッチングしてアルミニウム配
線31を形成する。
ミニウムをスパッタ法で1.0μｍ堆積し、BCl3とCl2の混
合ガスによるRIEによりエッチングしてアルミニウム配
線31を形成する。
以下は図に示さないがCVD法による圧さ1.0μｍのPSG
を堆積し、外部リード線ボンディングパット部のPSGを
開口してMOS形半導体装置を作成する。
を堆積し、外部リード線ボンディングパット部のPSGを
開口してMOS形半導体装置を作成する。
本発明の方法によれば、ゲート電極上部にSi3N4を用
いるＷあるいはMoゲートで、上部のアルミ電極配線との
コンタクト部の層間絶縁膜エッチングに際し、ソース・
ドレイン領域のシリコンがオーバエッチされて接合破壊
を起こすおそれをなくすことができる。
いるＷあるいはMoゲートで、上部のアルミ電極配線との
コンタクト部の層間絶縁膜エッチングに際し、ソース・
ドレイン領域のシリコンがオーバエッチされて接合破壊
を起こすおそれをなくすことができる。
【図面の簡単な説明】 第１図は本発明の実施例の工程要部のMOSトランジスタ
の断面図、第２図は従来例のＷ又はMoゲート電極のエッ
チングの様子を示す断面図、第３図は従来例のMOSトラ
ンジスの製造例の断面図である。 １……シリコン基板、２……ゲート酸化膜、 ３……Ｗ又はMoゲート電極、 ４……酸化物形膜、５……レジスト、 11……シリコン基板、 12……ゲート酸化膜、 13……n+形拡散領域、 14……Ｗ又はMoゲート電極、 15……Si3N4膜、16……PSG膜、 21……シリコン基板、 22……ゲート酸化膜、 23……Ｗ（Mo）ゲート電極、 24……Si3N4膜、25……ソース領域、 26……ドレイン領域、 27……PSG層間絶縁膜、 28,29……コンタクト窓、 30……酸化膜、31……アルミニウム配線。
の断面図、第２図は従来例のＷ又はMoゲート電極のエッ
チングの様子を示す断面図、第３図は従来例のMOSトラ
ンジスの製造例の断面図である。 １……シリコン基板、２……ゲート酸化膜、 ３……Ｗ又はMoゲート電極、 ４……酸化物形膜、５……レジスト、 11……シリコン基板、 12……ゲート酸化膜、 13……n+形拡散領域、 14……Ｗ又はMoゲート電極、 15……Si3N4膜、16……PSG膜、 21……シリコン基板、 22……ゲート酸化膜、 23……Ｗ（Mo）ゲート電極、 24……Si3N4膜、25……ソース領域、 26……ドレイン領域、 27……PSG層間絶縁膜、 28,29……コンタクト窓、 30……酸化膜、31……アルミニウム配線。
Claims (1)
- 【請求項１】シリコン半導体基板上に酸化物ゲート絶縁
膜を形成し、ゲート絶縁膜上にゲート電極を形成し、ゲ
ート電極上に窒化物絶縁膜を形成した上でゲート電極及
び基板上の全面に酸化物系絶縁膜を形成し、酸化物系絶
縁膜をパターニングしてゲート電極に対するコンタクト
窓及びシリコン半導体基板に対するコンタクト窓を開口
した後、開口したシリコン半導体基板のコンタクト窓部
分を選択的に表面酸化して次の窒化物絶縁膜エッチング
のストッパとし、それからゲート電極上の窒化物絶縁膜
にゲート電極とのコンタクト窓をエッチングで開口し、
そしてシリコン半導体基板のコンタクト窓部分の表面酸
化膜を除去する工程を含むことを特徴とするMOSトラン
ジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62232476A JP2583243B2 (ja) | 1987-09-18 | 1987-09-18 | Ｍｏｓトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62232476A JP2583243B2 (ja) | 1987-09-18 | 1987-09-18 | Ｍｏｓトランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6477169A JPS6477169A (en) | 1989-03-23 |
| JP2583243B2 true JP2583243B2 (ja) | 1997-02-19 |
Family
ID=16939899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62232476A Expired - Lifetime JP2583243B2 (ja) | 1987-09-18 | 1987-09-18 | Ｍｏｓトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2583243B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| ZA931077B (en) * | 1992-03-05 | 1994-01-04 | Qualcomm Inc | Apparatus and method for reducing message collision between mobile stations simultaneously accessing a base station in a cdma cellular communications system |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5687366A (en) * | 1979-12-17 | 1981-07-15 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
-
1987
- 1987-09-18 JP JP62232476A patent/JP2583243B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6477169A (en) | 1989-03-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6177303B1 (en) | Method of manufacturing a semiconductor device with a field effect transistor | |
| JPH1050986A (ja) | 半導体装置のｍｏｓトランジスター及びその製造方法 | |
| US6172411B1 (en) | Self-aligned contact structures using high selectivity etching | |
| JP2001015746A (ja) | 半導体装置の製造方法 | |
| US4551907A (en) | Process for fabricating a semiconductor device | |
| JP2675713B2 (ja) | 半導体装置及びその製造方法 | |
| KR100242861B1 (ko) | 반도체장치의 제조방법 | |
| JP2583243B2 (ja) | Ｍｏｓトランジスタの製造方法 | |
| JPH07153952A (ja) | 半導体装置及びその製造方法 | |
| JPH023244A (ja) | 半導体装置の製造方法 | |
| JP3436315B2 (ja) | Ｍｏｎｏｓ型半導体不揮発性記憶装置の製造方法及び、半導体装置の製造方法 | |
| JP2002094052A (ja) | 半導体装置の製造方法 | |
| JPH06196689A (ja) | 絶縁ゲート電界効果半導体装置およびその製造方法 | |
| JP3088556B2 (ja) | 半導体装置の製法 | |
| JP3471884B2 (ja) | 半導体装置の製造方法 | |
| JPH06196498A (ja) | 半導体装置およびその製造方法 | |
| JP3234144B2 (ja) | シリサイドゲート電極の形成方法 | |
| JPH03109739A (ja) | 薄膜半導体装置の製法 | |
| JP3172081B2 (ja) | 半導体装置及びその製造方法 | |
| JP2001102570A (ja) | 半導体トランジスタ及びその製造方法 | |
| JPS6074478A (ja) | 半導体装置の製造方法 | |
| JPH0669152A (ja) | 半導体装置およびその製造方法 | |
| JPH0217931B2 (ja) | ||
| JPH1126756A (ja) | 半導体装置の製造方法 | |
| JPH07142710A (ja) | 半導体装置の製造方法 |