JP2592064B2

JP2592064B2 - 半導体メモリカートリツジの制御装置

Info

Publication number: JP2592064B2
Application number: JP62131475A
Authority: JP
Inventors: 敏夫大嶋; 公崇小関
Original assignee: Hitachi Maxell Ltd
Current assignee: Maxell Ltd
Priority date: 1987-05-29
Filing date: 1987-05-29
Publication date: 1997-03-19
Anticipated expiration: 2012-03-19
Also published as: JPS63298515A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、コンピユータの補助記憶装置として使用さ
れる半導体メモリカートリツジの制御装置に係わり、特
に、半導体メモリカートリツジの着脱時でのノイズ電圧
の発生を防止する手段を改良した半導体メモリカートリ
ツジの制御装置に関する。

〔従来の技術〕

コンピユータ（パーソナルコンピユータ、ワードプロ
セサ、機器組込形制御用コンピユータなども含む）の補
助記憶装置として、RAMあるいはROMなどの半導体メモリ
を１個あるいは複数個をケースに収納してなる半導体メ
モリカートリツジが使用されている。半導体メモリとし
てRAMを使用する場合には、メモリバツクアツプ用電池
も収納されている。この半導体メモリカートリツジは、
コネクタなどにより、そこでのデータ書き込み、読み出
しを行なうための制御装置から着脱可能であり、制御装
置から抜去した状態では書き込まれたデータの保存が可
能である。

ところで、従来の制御装置では、半導体メモリカート
リツジでのデータの書込みや読出しを行なつた後には、
制御装置のMPU（マイクロプロセサ）と半導体メモリカ
ートリツジの半導体メモリとの間の制御線には、MPUか
らデータ読出し命令の制御信号が送られるときと同レベ
ルの電圧が印加されており、半導体メモリカートリツジ
で誤つて書込みが行なわれないようにしている。このと
きには、制御装置のMPUからアドレスバスを介して半導
体メモリカートリツジの半導体メモリにアドレス信号が
供給されないために、半導体メモリカートリツジからデ
ータの読出しも行なわれない。このデータ読出し命令の
制御信号はレベルが“H"もしくは“L"であり、このため
に、制御線には電流が流れている。また、制御装置のMP
U、半導体メモリカートリツジの半導体メモリ間のデー
タバス、アドレスバスには、半導体メモリカートリツジ
でのデータ読出し、書込み以外でも、各ビツトの信号線
の電圧が印加されている。この印加される電圧は“H"ま
たは“L"を表わすものであるが、もちろんアドレスバス
では、半導体メモリカートリツジの半導体メモリにおけ
るアドレスを表わすものではない。したがつて、制御線
にデータ読出し命令の制御信号が供給されたときと同レ
ベルの電圧が印加されていても、半導体メモリカートリ
ツジからはデータの読出しが行なわれないのである。し
かしながら、データバス、アドレスバスの各ビツトの信
号線に電圧が印加されていると、この印加電圧が“H"を
表わしているときには、制御装置側から半導体メモリカ
ートリツジ側へデータバス、アドレスバスに電流が流
れ、また、印加電圧が“L"を表わすときには、半導体メ
モリカートリツジ側から制御装置側へデータバス、アド
レスバスに電流が流れる。

このように、半導体メモリカートリツジでデータの書
込みや読出しが行なわれないときにも、データバス、ア
ドレスバス、制御線（以下、これらを信号線と総称す
る）に電流が流れているが、この状態の半導体メモリカ
ートリツジを制御装置から取りはずすと、制御装置と半
導体メモリカートリツジとを接続するコネクタ部にノイ
ズ電圧が発生する。このことは、半導体メモリカートリ
ツジを制御装置に装着するときも同様であつて、制御装
置側の各信号線に電圧が印加されていることから、コネ
クタ部にノイズ電圧が生ずる。

そこで、このノイズ電圧により、制御線にデータ書込
み命令の制御信号と同等のレベルの信号が発生し、ま
た、アドレスバスに半導体メモリカートリツジの半導体
メモリ内でのあるアドレスを表わすアドレス信号が発生
してしまう場合もある。このような状態になると、半導
体メモリのこのアドレスで書込みが行なわれ、そこに書
き込まれていたデータが破壊されることになる。

また、半導体メモリカートリツジや制御装置では、通
常、レベルが“H"のときには5V、“L"のときには0V付近
となるが、コネクタ部に発生するノイズ電圧は5Vよりも
充分高い場合もあるし、0Vよりも充分低い場合もある。
このようなノイズ電圧が発生すると、0V〜5Vの範囲で使
用される半導体メモリカートリツジの入出力バツフアや
制御装置の入出力バツフアが破壊されることになる。

これに対して、制御装置の入出力バツフアとして３ス
テートバツフア回路を用い、そのゲートをオフすること
により、コネクタ部を高インピーダンス状態にするよう
にした従来例がある。このゲートは、半導体メモリカー
トリツジが制御装置から取りはずされているときにはオ
フ状態にあつて、半導体メモリカートリツジのコネクタ
部を制御装置のコネクタ部に挿入し、半導体メモリカー
トリツジが完全に装着された直後にオンし、また、半導
体メモリカートリツジを制御装置から取りはずすときに
は、半導体メモリカートリツジと制御装置との電気的接
続がはずれる直前にオフする。これにより、半導体メモ
リカートリツジの着脱時でのノイズ電圧の発生を防止で
きる。

〔発明が解決しようとする問題点〕

ところで、このように３ステートバツフア回路を用い
て半導体メモリカートリツジの着脱時のノイズ電圧の発
生を防止しようとする場合、半導体メモリカートリツジ
の着脱時におけるこの半導体メモリカートリツジの制御
装置に対する位置を検出する手段が必要となる。上記従
来例では、このために、機械的、光学的あるいは電気的
な位置検出機構が設けられており、さらに、３ステート
バツフア回路のゲートをオン、オフ制御する回路が設け
られている。したがつて、全システムの規模が大きくな
るし、半導体メモリカートリツジの位置検出が非常に微
妙であることから、位置検出機構の構成、配置に高精度
を要することになり、製造コストも増大して結局製品コ
ストを高めることになる。もちろん、３ステートバツフ
ア回路のゲートのオン、オフを手動操作によつて行なう
ようにすることも考えられるが、ユーザの操作を増加さ
せることになつて好ましくないし、誤操作が行なわれる
可能性もある。

本発明の目的は、かかる問題点を解消し、構成を簡単
化して半導体メモリカートリツジの着脱時のノイズ電圧
の発生を防止することができるようにした半導体メモリ
カートリツジの制御装置を提供することにある。

〔問題点を解決するための手段〕

上記目的を達成するために、本発明は、入出力バツフ
アを３ステートバツフア回路とするとともに、半導体メ
モリカートリッジの半導体メモリに対するデータの書込
み，読出しアドレスを表わすアドレス信号の有無によ
り、該半導体メモリでデータ書込み、読出しを実行する
期間であるか否を判定する手段を設け、この実行期間以
外の期間３ステートバツフア回路のゲートをオフにして
コネクタ部を高インピーダンス状態にし、制御装置とこ
れに装着されている半導体メモリカートリツジとの入出
力信号線を電気的に遮断するようにする。

〔実施例〕

以下、本発明の実施例を図面によつて説明する。

図は本発明による半導体メモリカートリツジの制御装
置の一実施例を示すブロツク図であつて、１は制御装
置、２は半導体メモリカートリツジ、３はMPU、４はア
ドレスデコード回路、５はRAM、６はROM、７は入出力バ
ツフア、８は半導体メモリ、9a,9bはコネクタ、10,10′
はデータバス、11,11′はアドレスバス、12,12′は制御
線、13はバツクアツプ電池である。

同図において、半導体カートリツジ２が制御装置１に
装着されると、コネクタ9a,9bが結合し、制御装置１の
双方向のデータバス10、アドレスバス11、制御線12が夫
々コネクタ9a,9bを介して半導体メモリカートリツジ２
の双方向のデータバス10′、アドレスバス11′、制御線
12′と電気的に接続される。データバス10、アドレスバ
ス11、制御線12は夫々MPU3とコネクタ9aと結ぶものであ
るが、これら間に３ステートバツフア回路からなる入出
力バツフア７が設けられている。

半導体メモリカートリツジ２の半導体メモリ８にデー
タを書き込むときには、MPU3が書込み命令の制御信号を
制御線12に、半導体メモリ８内のデータ書込みを行なう
べきアドレスを指定するアドレス信号をアドレスバス11
に、書き込むべきデータをデータバス10に夫々出力す
る。これらは入出力バツフア７、コネクタ9a,9bを介し
て半導体メモリ８に送られる。半導体メモリ８は制御信
号によつて書込みモードとなり、アドレス信号によつて
指定されるアドレスにデータが書き込まれる。半導体メ
モリ８からデータを読み出すときには、MPU3は読出し命
令の制御信号を制御線12に、半導体メモリ８内のデータ
読出しを行なうべきアドレスを指定するアドレス信号を
アドレスバス11に夫々出力する。これにより、半導体メ
モリ８内の指定されたアドレスから読み出されたデータ
はデータバス10′に出力され、コネクタ9b,9a、入出力
バツフア７を介してMPU3に取り込まれる。

なお、半導体メモリ８はバツクアツプ電池13によつて
バツクアツプされ、半導体メモリカートリツジ２の制御
装置１からの抜出後も、半導体メモリ８に書き込まれた
データは保持される。

ROM6にはプログラムが格納されており、MPU3はROM6か
らこのプログラムを読み出し、このプログラムを実行す
る。RAM5はMPU3がこのプログラムを実行する際のデータ
などを格納するものである。ROM6からのプログラムの読
み出しやRAM5でのデータなどの書込み、読出しに際して
も、半導体メモリ８の場合と同様に、MPU3は書込み、読
出し命令の制御信号を制御線12に、アドレス信号をアド
レスバス11に出力し、RAM5へのデータなどの書込みの場
合にはデータをデータバス10に出力し、RAM5、ROMから
の読出しの場合にはデータやプログラムなどをデータバ
ス10を介して取り込む。

このように、MPU3はRAM5、ROM6および半導体メモリ８
のアクセスが可能であり、これに対してデータバス10、
アドレスバス11、制御線12が共通に使用可能としている
ために、MPU3がアクセス可能なアドレス空間の互いに異
なる範囲のアドレスをRAM5,ROM6および半導体メモリ８
が占有するようにしている。

そこで、MPU3が出力するアドレス信号によつてMPU3が
RAM5,ROM6、半導体メモリ８のいずれをアクセスしよう
とするのかを判定できる。アドレスデコード回路４はこ
の判定を行なうためのものである。

そこで、いま、MPU3がRAM5のアドレスを指定するアド
レス信号をアドレスバス11に出力したとすると、アドレ
スデコード回路４はこのアドレス信号を取り込み、RAM
選択信号S₁をアクテイブにする。このRAM選択信号S₁はR
AM5のセレクト入力▲▼に供給され、RAM5を書込み
もしくは読出し可能とする。このとき、アドレスデコー
ド回路４からROM6のセクレト入力▲▼に供給される
ROM選択信号S₂、入出力バツフア７のゲート入力に供
給される半導体メモリカートリツジ選択信号S₃はアクテ
イブでない。ROM6についても同様であり、MPU3から制御
線12にROM6のアドレスを指定するアドレス信号が出力さ
れると、アドレスデコード回路４からROM6のセレクト入
力▲▼に供給されるROM選択信号S₂はアクテイブに
なり、ROM6からのプログラムの読出しが可能となる。こ
のとき、RAM選択信号S₁、半導体メモリカートリツジ選
択信号S₃はアクテイブでない。

MPU3が半導体メモリカートリツジ８を選択せず、半導
体メモリカートリツジ選択信号S₃がアクテイブでない
（“H"レベル）ときには、入出力バツフア７のコレクタ
9a側のデータバス10、アドレスバツフア11、制御線12は
高インピーダンス状態となる。すなわち、入出力バツフ
ア７により、データバス10、アドレスバス11、制御線12
がMPU3側とコネクタ9a側とに電気的に分断される。ま
た、MPU3が半導体メモリカートリツジ８を選択してアド
レスバス11に半導体メモリ８のあるアドレスを指定する
アドレス信号を出力し、半導体メモリカートリツジ選択
信号S₃がアクテイブになると（“L"レベル）、入出力バ
ツフア７のゲート入力はアクテイブとなつて入出力バ
ツフアはイネーブルとなり、入出力バツフア７の両側の
データバス10、アドレスバス11、制御線12は電気的に接
続される。これにより、半導体メモリカートリツジ２で
のデータの書込み、読出しが可能となる。

そこで、半導体メモリカートリツジ２がデータ書込み
もしくは読出し状態にないときには、入出力バツフア
７、半導体メモリ８間の各信号線は高インピーダンス状
態にあつて電流は流れないから、コネクタ9a,9bで半導
体メモリカートリツジ２を制御装置１から抜去しても、
コネクタ9a,9bにノイズ電圧が発生することはない。し
たがつて、半導体メモリ８でのデータ破壊や制御装置
１、半導体メモリカートリツジ２での回路の破壊が生ず
ることはない。このことは、半導体カートリツジ２と制
御装置１に装着する場合でも同様である。したがつて、
半導体カートリツジメモリ２の着脱時の制御装置１に対
する位置検出手段も設ける必要がない。この実施例で
は、半導体メモリカートリツジ２がデータ書込み、読出
し状態か否かの判定するためのアドレスデコード回路４
を必要とするが、これは半導体メモリカートリツジ２の
位置検出手段や入出力バツフア７をオン、オフ制御する
回路を付加した場合に比べて規模が小さくてすみ、ま
た、従来例のような製造上の問題もなく、さらに、半導
体メモリカートリツジ２の着脱に際しての入出力バツフ
ア７制御のための手動操作も必要ない。

〔発明の効果〕

以上説明したように、本発明によれば、半導体メモリ
カートリツジの着脱時には確実にコネクタ部が高インピ
ーダンス状態になつているから、該着脱時でのノイズ電
圧の発生がなく、回路の破壊や半導体メモリカートリツ
ジでのデータ破壊が生ずることがなく、信頼性が大幅に
向上するし、また、半導体メモリカートリツジの位置検
出などの付属機構を排除できてシステム全体の規模を縮
小できるし、付属機構を設けた場合に生ずる構成、配置
の精度などの製造上の問題もなく、さらに、半導体メモ
リカートリッジの半導体メモリでのデータ書込み，読出
しを行なうときには、そのアドレス信号を発生させるだ
けで、上記コネクタ部が導通状態となって即座に該半導
体メモリでのデータ書込み，読出しが実行されることに
なる。

【図面の簡単な説明】

図は本発明による半導体メモリカートリツジの制御装置
の一実施例を示すブロツク図である。１……制御装置、２……半導体メモリカートリツジ、３
……MPU、４……アドレスデコード回路、７……入出力
バツフア、9a,9b……コネクタ、10,10′……データバ
ス、11,11′……アドレスバス、12,12′……制御線。

Claims

(57)【特許請求の範囲】

【請求項１】半導体メモリカートリッジが着脱可能であ
って、装着された該半導体メモリカートリッジでのデー
タ書込み，読出しを行なう制御装置において、該半導体メモリカートリッジの半導体メモリに対するデ
ータの書込み，読出しアドレスを示すアドレス信号の有
無により、該半導体メモリをアクセスするか否かを判定
する第１の手段と、該第１の手段の判定結果にもとづいて該半導体メモリへ
の入出力信号線をオン，オフする第２の手段とを設け、該半導体メモリのアクセス時のみ該入出力信号線をオン
するように構成したことを特徴とする半導体メモリカー
トリッジの制御装置。
【請求項２】特許請求の範囲第（１）項において、前記第１の手段はアドレスデコード回路であることを特
徴とする半導体メモリカートリッジの制御装置。
【請求項３】特許請求の範囲第（１）項または第（２）
項において、前記第２の手段は３ステート入出力バッファであって、前記半導体メモリカートリッジの前記半導体メモリのア
クセス時以外、高インピーダンス状態となることを特徴
とする半導体メモリカートリッジの制御装置。