JP2594909B2 - comparator - Google Patents
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Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明はコンパレータに係り、特に高速A/D変換器に
好適な集積回路化（IC化）コンパレータに関する。The present invention relates to a comparator, and more particularly to an integrated circuit (IC) comparator suitable for a high-speed A / D converter.
従来、並列形A/D変換器に用いられたコンパレータは
第１図（ａ）のようにキャパシタC1,C2を介して交流結
合したインバータ10,11で２つの入力電圧Vr,Vinの差を
増幅し、比較出力を得る構成となつている。その動作は
第１図（ｂ）のようにサンプルサイクルとホールドサイ
クルからなる。サンプルサイクルではスイツチSW1,SW2
をオンしてインバータ10,11を各々スレシヨルドレベル
に自己バイアスし、同時にスイツチSWxをオンして、Vr
をサンプルする。つづくホールドサイクルではスイツチ
SW1,SW2をオフしてインバータ10,11を各々増幅できるよ
うにし、SWxをオフ、SWyをオンとし、入力をVrからVin
に切換える。これにより入力電圧差Vin−Vrがインバー
タ10,11で増幅され、出力端13に出力される。この間サ
ンプルされた電圧VrはキヤパシタC1にホールドされてお
り、電圧差Vin−Vrを増幅することが可能となる。この
結果、出力端12の電圧レベルによりVrとVinの大小を判
定することができる。Conventionally, the comparator used in parallel type A / D converter capacitors C 1, C 2 in inverters 10 and 11 which is AC coupled via two input voltages V r, as in the first diagram (a), V in Are amplified to obtain a comparison output. The operation consists of a sample cycle and a hold cycle as shown in FIG. In the sample cycle, switches SW 1 and SW 2
The on-self-bias to each threshold level of the inverter 10 and 11, by turning on the switch SW x at the same time, V r
To sample. In the next hold cycle, switch
SW 1, and turns off the SW 2 to allow amplification of each inverter 10, 11, off the SW x, the SW y is turned on, V in the input from V r
Switch to. Thus the input voltage difference V in -V r is amplified by the inverter 10 and 11, is output to the output terminal 13. During this time the sampled voltage V r is held in Kiyapashita C 1, it is possible to amplify a voltage difference V in -V r. As a result, it is possible to determine the magnitude of V r and V in the voltage level of the output terminal 12.
第１図のコンパレータはサンプル・ホールド形コンパ
レータとも呼ばれ、第２図（ａ）のようにMOS・ICで構
成されている。この回路の欠点はスイツチSW1,SW2を構
成するMOS・FET20,21がオフするとき、チヤネルに存在
した電荷がインバータ22,23の入力端24,25に漏れてくる
ことである。この現象はチヤージフイードスルーと呼ば
れ、インバータ22,23の入力端24,25に寄生電圧、すなわ
ちフイードスルー電圧を生じる。この電圧はインバータ
で増幅、出力され、しばしばコンパレータに大きなオフ
セツト電圧を発生させ、高精度化の際の課題となつてき
た。The comparator shown in FIG. 1 is also called a sample-and-hold type comparator, and is composed of a MOS IC as shown in FIG. 2 (a). The drawback of this circuit is that when the MOSFETs 20 and 21 constituting the switches SW 1 and SW 2 are turned off, the charges existing in the channels leak to the input terminals 24 and 25 of the inverters 22 and 23. This phenomenon is called charge feedthrough, and generates a parasitic voltage, that is, a feedthrough voltage, at the input terminals 24 and 25 of the inverters 22 and 23. This voltage is amplified and output by the inverter, and often generates a large offset voltage in the comparator, which has been a problem in achieving higher precision.
このようなコンパレータの例としては、1979年，アイ
・イー・イー・イー，インターナシヨナル・ソリツド・
ステート・サーキツツ・コンフアレンス,THPM14.1,“ア
・モノリシツク，チヤージーバランシング・サクセツシ
ブ−アプロクシイメイシヨン A/D テクニーク”（197
9年IEEE International Solid−State Circuits Confer
enceの論文THPM14.1“A Monolithic,Charge−Balancing
Successive−Approximation A/D Technique"）があげ
られる。Examples of such comparators include IEE, 1979, International Solid State
State Circuits Conference, THPM 14.1, "A Monolithic, Charging Balancing Successful-Aproximation A / D Technique" (197
9 years IEEE International Solid-State Circuits Confer
ence's dissertation THPM14.1 “A Monolithic, Charge-Balancing
Successive-Approximation A / D Technique ").
〔発明の目的〕 本発明の目的はオフセツト電圧を低減し、IC化に適し
た高精度コンパレータを提供することにある。[Purpose of the Invention] An object of the present invention is to provide a high-precision comparator suitable for IC integration by reducing the offset voltage.
上記の目的を達成するため、本発明では従来コンパレ
ータを構成したインバータを差動形アンプで置き換え、
自己バイアス用スイツチによつて発生するチヤージフイ
ードスルーの差動成分を除去し、チヤージフイードスル
ーによる寄生電圧が増幅、出力されないように差動形ア
ンプの自己バイアス用スイツチを構成した。In order to achieve the above object, the present invention replaces the inverter constituting the conventional comparator with a differential amplifier,
A differential bias self-bias switch generated by the self-bias switch is removed, and a self-bias switch of the differential amplifier is configured so that a parasitic voltage due to the charge feed-through is not amplified or output.
本願において開示される発明のうち、代表的なものの
一例は、 入力電圧（Vin）と所定の基準電圧（Vr）との電圧差
を所定の電圧に増幅して出力するコンパレータであっ
て、 一端に上記所定の基準電圧（Vr）が印加される第１の
入力スイッチ（SWx）と、 一端に上記入力電圧（Vin）が印加される第２の入力
スイッチ（SWy）と、 一端が上記第１の入力スイッチ（SWx）の他端と上記
第２の入力スイッチ（SWy）の他端とに接続された第１
のキャパシタ（CA）と、 第１の入力端子（35）と第２の入力端子（36）とを有
し、該第１の入力端子（35）は上記第１のキャパシタ
（CA）の他端に接続され、上記第１の入力端子（35）に
入力される入力信号の電圧と同相の電圧出力を発生する
正相出力端子（34）と上記第１の入力端子（35）に入力
される上記入力信号の電圧と逆相の電圧出力を発生する
負相出力端子（33）とを有する差動増幅回路（30）と、 一端に一定のバイアス電圧（VB）が印加され他端が上
記差動増幅回路（30）の上記第２の入力端子（36）に接
続された第２のキャパシタ（CB）と、 上記差動増幅回路（30）の上記第１の入力端子（35）
と上記負相出力端子（33）との間に接続された第１のス
イッチ手段（SWa）と、 上記差動増幅回路（30）の上記第１の入力端子（35）
と上記第２の入力端子（36）との間に接続された第２の
スイッチ手段（SWb）とを具備してなり、 上記第１のスイッチ手段（SWa）と上記第２のスイッ
チ手段（SWb）と上記第１の入力スイッチ（SWx）とをオ
ン、上記第２の入力スイッチ（SWy）をオフとすること
により、上記差動増幅回路（30）の上記第１の入力端子
（35）と上記第２の入力端子（36）と上記正相出力端子
（34）と上記負相出力端子（33）とを略同一電圧レベル
とするとともに、上記所定の基準電圧（Vr）を上記第１
のキャパシタ（CA）にサンプリングし、 しかる後、上記第１のスイッチ手段（SWa）をオフに
し、続いて上記第２のスイッチ手段（SWb）をオフとし
てから、上記第１の入力スイッチ（SWx）をオフ、上記
第２の入力スイッチ（SWy）をオンに切り換えることに
よって、上記第１のキャパシタ（CA）の上記一端に上記
入力電圧（Vin）を印加し、上記入力電圧（Vin）と上記
所定の基準電圧（Vr）との上記電圧差（Vin−Vr）を上
記差動増幅回路（30）により増幅することを特徴とする
（第３図（ａ）、（ｂ）参照）。A typical example of the invention disclosed in the present application is a comparator that amplifies a voltage difference between an input voltage (Vin) and a predetermined reference voltage (Vr) to a predetermined voltage and outputs the amplified voltage. A first input switch (SWx) to which the predetermined reference voltage (Vr) is applied; a second input switch (SWy) to one end to which the input voltage (Vin) is applied; A first terminal connected to the other end of the input switch (SWx) and the other end of the second input switch (SWy)
, A first input terminal (35) and a second input terminal (36), and the first input terminal (35) is connected to the first capacitor (C A ). A positive-phase output terminal (34) connected to the other end for generating a voltage output having the same phase as the voltage of the input signal input to the first input terminal (35), and an input to the first input terminal (35) A differential amplifier circuit (30) having a negative-phase output terminal (33) for generating a voltage output of a phase opposite to the voltage of the input signal to be applied, and a constant bias voltage (V B ) applied to one end and the other end There the differential above amplifier circuit (30) a second second capacitor connected to the input terminal (36) and (C B), the differential amplifier circuit the first input terminal (35 (30) )
First switch means (SWa) connected between the differential amplifier circuit (30) and the first input terminal (35) of the differential amplifier circuit (30).
And second switch means (SWb) connected between the first switch means (SWa) and the second switch means (SWb). ) And the first input switch (SWx) are turned on, and the second input switch (SWy) is turned off, thereby connecting the first input terminal (35) of the differential amplifier circuit (30) to the first input terminal (35). The second input terminal (36), the positive phase output terminal (34), and the negative phase output terminal (33) have substantially the same voltage level, and the predetermined reference voltage (Vr) is set to the first level.
Sampling of the capacitor (C A), thereafter, the first switching means (SWa) off, followed after off the second switching means (SWb), said first input switch (SWx ) Is turned off, and the second input switch (SWy) is turned on, thereby applying the input voltage (Vin) to the one end of the first capacitor (C A ). The voltage difference (Vin−Vr) from the predetermined reference voltage (Vr) is amplified by the differential amplifier circuit (30) (see FIGS. 3 (a) and 3 (b)).
以下、本発明の一実施例を第３図により説明する。キ
ヤパシタCAの一端にはスイツチSWx,SWyにより２つの入
力電圧Vr,Vinが交互に印加され、キヤパシタCBの一端は
一定のバイアス電圧VBが印加される。VBはVrでも構わな
い。CAとCBの他端はMOS.FET M1,M2,M3,M4と電流源I0か
ら構成される差動形アンプの入力端35,36に接続され
る。スイツチSWaは入力端35と出力端33の間に、またス
イツチSWbは入力端35と他の入力端36の間に設けられ、
この間を短絡，開放する。正相の出力端34はキヤパシタ
Ｃとインバータ37とスイツチSWcからなる従来コンパレ
ータ（第１図）の判定増幅段に接続される。Hereinafter, an embodiment of the present invention will be described with reference to FIG. Kiyapashita C A switch SW x to one end of, SW y by two input voltages V r, V in is applied alternately, one end of Kiyapashita C B is a constant bias voltage V B is applied. V B may be V r . The other end of the C A and C B are connected to the MOS.FET M1, M2, M3, M4 and the input end 35 and 36 of the differential type amplifier composed of a current source I 0. Switch SW a between the input end 35 an output end 33, also switch SW b is provided between the input terminal 35 and another input terminal 36,
Short circuit and open during this time. Positive-phase output terminal 34 is connected to the determination amplifier stage of a conventional comparator (Figure 1) consisting of Kiyapashita C and the inverter 37 and the switch SW c.
第３図のコンパレータは入力電圧Vr,Vinの大小を比較
し、その結果を出力端34あるいは出力端38に出力する。
その動作は次のとおりである。Comparator of FIG. 3 compares the magnitude of the input voltage V r, V in, and outputs the result to the output terminal 34 or the output terminal 38.
The operation is as follows.
スイツチSWa,SWbをオンすると、キヤパシタ結合され
た差動形アンプ30は自己バイアスされ、入力端35,36及
び出力端33,34は同一電圧レベルとなる。またこのとき
スイツチSWxをオン、SWyをオフとし入力Vrをキヤパシタ
CAにサンプルする。つぎに、まずSWaをオフし、つづい
てSWbをオフして差動形アンプ30を通常の増幅モードと
してから、スイツチSWxとSWyを各々オフ，オンに切換え
てキヤパシタCAの入力端31にVinを印加する。これによ
つて入力電圧差Vin−Vrofが差動形アンプ30で増幅され
出力端34に出力される。この出力電圧は次段の反転増幅
段39で更に増幅され、従来コンパレータ（第１図）の出
力電圧レベルにシフトされる。When the switches SW a and SW b are turned on, the capacitor-coupled differential amplifier 30 is self-biased, and the input terminals 35 and 36 and the output terminals 33 and 34 have the same voltage level. Also on the time switch SW x, Kiyapashita input V r and off SW y
Sample to C A. Then, first off SW a, followed a differential type amplifier 30 turns off the SW b after the normal amplification mode of, Kiyapashita C A input by switching the switch SW x and SW y, respectively off and on applying a V in the end 31. This O connexion input voltage difference V in -V rof to is output to the output terminal 34 is amplified by Sadogata amplifier 30. This output voltage is further amplified by the next inverting amplifier stage 39, and is shifted to the output voltage level of the conventional comparator (FIG. 1).
各スチツチSWa,SWb,SWx,SWy及びSWeは第３図のタイム
チャートに従つてオン、オフ制御される。SWaがオフし
たとき、すなわちτ０期間でチヤージフイードスルーに
よる寄生電圧Vf1が発生するが、SWbがオンしているた
め、入力端35,36は共通電位であり、Vf1は差動形アンプ
の２つの入力の電圧を共通にシフトするだけであるか
ら、このVf1は同相入力であり、増幅されない。つぎにS
Wbがオフしたとき、すなわちτ１期間でチヤージフイー
ドスルーが発生するが、この寄生電圧Vf2も差動アンプ
の同相入力電圧成分となるだけで増幅されない。なぜな
らスイツチSWbの両端は電気回路的にみて平衡している
からである。従来コンパレータ（第２図）の例では平衡
が得られておらず、これがチヤージフイードスルーによ
るオフセツト電圧の発生のみならず、その低減化対策を
困難にしていた。Each Suchitsuchi SW a, SW b, SW x , SW y and SW e be subject connexion on the time chart of FIG. 3, is off control. When the SW a is turned off, that is, the parasitic voltage V f1 by Chiya over Ziff Eid-through tau 0 period occurs, the SW b is turned on, the input end 35 and 36 is a common potential, V f1 difference This V f1 is a common-mode input and is not amplified because it only shifts the voltage of the two inputs of the dynamic amplifier in common. Then S
When W b is turned off, i.e. Chiya over Ziff Eid through occurs in tau 1 period, the parasitic voltage V f2 also not amplified only in phase input voltage component of the differential amplifier. Because both ends of the switch SW b is because in equilibrium viewed in electric circuit. In the example of the conventional comparator (FIG. 2), no balance is obtained, which not only generates an offset voltage due to charge feedthrough, but also makes it difficult to reduce the offset voltage.
第３図のコンパレータの出力端34の電圧レベルで通常
の論理ゲートを駆動することもできる。また差動形アン
プ30を多段直結して、高増幅度のコンパレータを構成す
ることができる。例えば出力端34に次段の差動形アンプ
30の入力端31を接続すればよい。また第３図のコンパレ
ータの反転増幅段39ではチヤージフイードスルーによる
寄生電圧は低減されないが、処断に比較すると入力換算
オフセツト電圧への影響は小さく、無視することができ
る。以上により第３図の本発明のコンパレータはチヤー
ジフイードスルーによるオフセツト電圧を低減し、高精
度化を図ることができる。またその回路は簡単で従来に
コンパレータ（第２図）と同様にMOS・IC化に適してい
る。A normal logic gate can be driven by the voltage level of the output terminal 34 of the comparator shown in FIG. Further, the differential amplifier 30 can be directly connected in multiple stages to form a high-amplification comparator. For example, at the output end 34, the next stage differential amplifier
What is necessary is just to connect the input terminal 31 of 30. Although the parasitic voltage due to charge feedthrough is not reduced in the inverting amplifier stage 39 of the comparator shown in FIG. 3, the influence on the input-converted offset voltage is small compared to the processing, and can be ignored. As described above, the comparator of the present invention shown in FIG. 3 can reduce the offset voltage due to charge feedthrough, and can achieve high accuracy. Further, the circuit is simple and suitable for MOS / IC as in the conventional comparator (FIG. 2).
第４図は第３図における差動形アンプ30を２段用いて
コンパレータを構成した、本発明の他の実施例である。
差動形アンプ30の２つの入力端31,32に双対電圧を印加
し、これを増幅，出力する構成とした。２つの入力電圧
Vr,Vinを交互に入力するためのスイツチSWx,SWy, は第３図のタイムチヤートに従つてオン，オフされる。
差動形アンプ30の内部スイツチも第３図と同様のタイム
チヤートで制御される。FIG. 4 shows another embodiment of the present invention in which a comparator is constituted by using two stages of the differential amplifier 30 in FIG.
A dual voltage is applied to the two input terminals 31 and 32 of the differential amplifier 30 to amplify and output the dual voltage. Two input voltages
Switches SW x , SW y , for alternately inputting V r and V in Are turned on and off in accordance with the time chart of FIG.
The internal switch of the differential amplifier 30 is also controlled by the same time chart as in FIG.
差動形アンプ30が双対の差電圧、すなわち入力端31は
Vin−Vrを、入力端32をVr−Vinを増幅するように、入力
電圧Vr,Vinを印加するようにしたことにより、増幅度を
上げることができる。また次段の差動形アンプはバイア
ス用スイツチとキヤパシタのない従来の差動形アンプを
用いることができる。この場合従来の差動形アンプのオ
フセツト電圧Vfは低減されていないが、全体のコンパレ
ータの入力換算オフセット電圧には影響を及ぼさない。
初段の大きな増幅度Gvによつて、Vfが1/Gv倍されるから
である。The differential amplifier 30 has a dual difference voltage, that is, the input terminal 31
By applying V in -V r and input voltages V r and V in so that the input terminal 32 amplifies V r -V in , the amplification degree can be increased. A conventional differential amplifier having no bias switch and no capacitor can be used as the differential amplifier at the next stage. In this case, although the offset voltage Vf of the conventional differential amplifier is not reduced, it does not affect the input-referred offset voltage of the entire comparator.
Yotsute large amplification degree G v of the first stage, because V f satisfies is 1 / G v times.
以上により本発明コンパレータはMOSスイツチで発生
するチヤージフイードスルーの影響をなくし、オフセツ
ト電圧を大幅に低減することが可能である。また回路構
成が簡単で従来コンパレータと同じMOS・ICプロセスで
製造できるため、IC化に適したものである。As described above, the comparator of the present invention can eliminate the influence of the charge feedthrough generated in the MOS switch, and can greatly reduce the offset voltage. In addition, since the circuit configuration is simple and it can be manufactured by the same MOS / IC process as the conventional comparator, it is suitable for IC.
本発明によれば、低オフセツト電圧のMOSサンプル・
ホールド形コンパレータを提供でき、その回路はIC化に
適しているので、高精度化等の性能の向上,IC化による
経済性において特に効果が大きい。According to the present invention, a MOS sample having a low offset voltage is provided.
A hold-type comparator can be provided, and its circuit is suitable for integration into an IC. Therefore, it is particularly effective in terms of performance improvement such as high precision, and economics due to the implementation of an IC.
第１図は従来コンパレータの構成図、第２図はそれのMO
S・FETによる回路構成を示す図、第３図は本発明のコン
パレータの回路構成を示す図、第４図は本発明のコンパ
レータ回路を多段接続して構成したコンパレータを示す
図である。 10,11……インバータ、12……出力端、20,21……MOSス
イツチ、22,23……インバータ、24,25……入力端、30…
…差動形アンプ、31,32……入力端、33,34……出力端、
35,36……入力端、37……インバータ、38……出力端、3
9……反転増幅段。Fig. 1 is a block diagram of a conventional comparator, and Fig. 2 is its MO.
FIG. 3 is a diagram showing a circuit configuration of an S-FET, FIG. 3 is a diagram showing a circuit configuration of a comparator of the present invention, and FIG. 4 is a diagram showing a comparator configured by connecting comparator circuits of the present invention in multiple stages. 10,11… Inverter, 12… Output terminal, 20,21… MOS switch, 22,23 …… Inverter, 24,25 …… Input terminal, 30…
… Differential amplifier, 31, 32 …… Input end, 33,34 …… Output end,
35, 36 ... input terminal, 37 ... inverter, 38 ... output terminal, 3
9 …… Inverting amplification stage.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 今泉 栄亀 小平市上水本町1448番地 日立超エル・ エス・アイ・エンジニアリング株式会社 内 (72)発明者 松浦 達治 国分寺市東恋ヶ窪１丁目280番地 株式 会社日立製作所中央研究所内 (56)参考文献 特開 昭58−51612（ＪＰ，Ａ) 特開 昭60−198915（ＪＰ，Ａ) ──────────────────────────────────────────────────続 き Continued on the front page (72) Inventor Sakae Imaizumi 1448, Kamizuhoncho, Kodaira-shi Within Hitachi Ultra-LSE Engineering Co., Ltd. Hitachi Central Research Laboratory (56) References JP-A-58-51612 (JP, A) JP-A-60-198915 (JP, A)
Claims (1)
定の電圧に増幅して出力するコンパレータであって、 一端に上記所定の基準電圧が印加される第１の入力スイ
ッチと、 一端に上記入力電圧が印加される第２の入力スイッチ
と、 一端が上記第１の入力スイッチの他端と上記第２の入力
スイッチの他端とに接続された第１のキャパシタと、 第１の入力端子と第２の入力端子とを有し、該第１の入
力端子は上記第１のキャパシタの他端に接続され、上記
第１の入力端子に入力される入力信号の電圧と同相の電
圧出力を発生する正相出力端子と上記第１の入力端子に
入力される上記入力信号の電圧と逆相の電圧出力を発生
する負相出力端子とを有する差動増幅回路と、 一端に一定のバイアス電圧が印加され他端が上記差動増
幅回路の上記第２の入力端子に接続された第２のキャパ
シタと、 上記差動増幅回路の上記第１の入力端子と上記負相出力
端子との間に接続された第１のスイッチ手段と、 上記差動増幅回路の上記第１の入力端子と上記第２の入
力端子との間に接続された第２のスイッチ手段とを具備
してなり、 上記第１のスイッチ手段と上記第２のスイッチ手段と上
記第１の入力スイッチとをオン、上記第２の入力スイッ
チをオフとすることにより、上記差動増幅回路の上記第
１の入力端子と上記第２の入力端子と上記正相出力端子
と上記負相出力端子とを略同一電圧レベルとするととも
に、上記所定の基準電圧を上記第１のキャパシタにサン
プリングし、 しかる後、上記第１のスイッチ手段をオフにし、続いて
上記第２のスイッチ手段をオフとしてから、上記第１の
入力スイッチをオフ、上記第２の入力スイッチをオンに
切り換えることによって、上記第１のキャパシタの上記
一端に上記入力電圧を印加し、上記入力電圧と上記所定
の基準電圧との上記電圧差を上記差動増幅回路により増
幅することを特徴とするコンパレータ。1. A comparator for amplifying and outputting a voltage difference between an input voltage and a predetermined reference voltage to a predetermined voltage, a first input switch to which one end of the predetermined reference voltage is applied, and one end. A second capacitor, one end of which is connected to the other end of the first input switch and the other end of the second input switch; A first input terminal connected to the other end of the first capacitor, and a voltage having the same phase as that of an input signal input to the first input terminal; A differential amplifier circuit having a positive-phase output terminal for generating an output, and a negative-phase output terminal for generating a voltage output of a phase opposite to the voltage of the input signal input to the first input terminal; A bias voltage is applied and the other end of the differential amplifier circuit A second capacitor connected to an input terminal of the differential amplifier circuit; first switch means connected between the first input terminal and the negative phase output terminal of the differential amplifier circuit; And second switch means connected between the first input terminal and the second input terminal. The first switch means, the second switch means, and the first switch means By turning on the input switch of the differential amplifier circuit and turning off the second input switch, the first input terminal, the second input terminal, the positive output terminal, and the negative output of the differential amplifier circuit are output. The terminals are set to substantially the same voltage level, and the predetermined reference voltage is sampled on the first capacitor. Thereafter, the first switch is turned off, and then the second switch is turned off. From the first input The switch is turned off and the second input switch is turned on, so that the input voltage is applied to the one end of the first capacitor, and the voltage difference between the input voltage and the predetermined reference voltage is calculated as the difference. A comparator characterized by amplification by a dynamic amplifier circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60264914A JP2594909B2 (en) | 1985-11-27 | 1985-11-27 | comparator |
Applications Claiming Priority (1)
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| JP60264914A JP2594909B2 (en) | 1985-11-27 | 1985-11-27 | comparator |
Publications (2)
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Family Applications (1)
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