JP2594979B2

JP2594979B2 - マルチプロセツサシステム

Info

Publication number: JP2594979B2
Application number: JP62266355A
Authority: JP
Inventors: 聡清野; 英典梅野; 清小川; 克己竹田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1987-10-23
Filing date: 1987-10-23
Publication date: 1997-03-26
Anticipated expiration: 2012-03-26
Also published as: JPH01109464A; US5307495A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、電子計算機のマルチプロセツサシステムに
係り、特にマルチプロセツサシステム上で仮想計算機を
構築するために好適な制御方式に係る。

〔従来の技術〕

マルチプロセツサシステムの従来技術は、米国インタ
ーナシヨナル・ビジネス・マシンズ・コーポレーシヨン
社のシステム370のように、マルチプロセツサを構成す
るプロセツサの何れかがプロセツサの通信処理を必要と
する命令を実行した場合、システムを構成する全てのプ
ロセツサの対して通信処理を行い、処理の同期をとるも
のがある。

例えば、拡張アドレス変換バツフア無効化命令（PTLB
E）、ページテーブル無効化命令（IPTE）、主記憶キー
設定命令（SSKE）等がある。

拡張アドレス変換バツフア無効化命令は、マルチプロ
セツサシステム用の命令であり、システムを構成する全
プロセツサに対して現在まで有効であつたアドレス変換
バツフアの全エントリを無効化し、再度アドレス変換バ
ツフアのエントリを作り直すことを要求する命令であ
る。従つて、PTLBE命令が発行されると、該命令を発行
したプロセツサでは、自らのアドレス変換バツフアを無
効化すると同時に他のプロセツサに対してアドレス変換
バツフアを無効化する要求信号を放送する。システムを
構成する他のプロセツサでは、この放送を契機として、
各々のアドレス変換バツフアの無効果を行う。該処理は
全てのプロセツサの同期処理のもとで実行され、全プロ
セツサでのアドレス変換バツフアの無効化が終了した時
点で命令の実行が再開される。

ページテーブルの無効化処理は、ページアウト処理に
よつて実記憶装置中の実ページと、仮想記憶装置の仮想
ページとの対応関係が無くなつたときに用いる命令であ
り、ページの無効化を行うページテーブルの該当エント
リのインバリツドビツト（Ｉビツト）を‘1'とする命令
である。更に、IPTE命令では無効化しようとしたページ
が既にアドレス変換バツフアに登録されている場合があ
るので、アドレス変換バツフア内をチエツクし、そのア
ドレス変換バツフアのエントリを登録した時に用いたペ
ージテーブル起点アドレスとページフイールドがIPTE命
令で指定したページテーブル起点アドレスとページフイ
ールドが同一であり、且つ、そのページテーブル内のペ
ージテーブルエントリアドレスがIPTE命令で指定したペ
ージテーブルエントリアドレスと同一であるエントリに
関し無効化を行う。この時、システムがマルチプロセツ
サ構成であれば、PTLBE命令と同様に各々のプロセツサ
が通信処理を行い、全プロセツサのアドレス変換バツフ
アの該当エントリを消去する。

拡張主記憶キー設定命令は、実アドレスを指定して該
ページの主記憶キーを変更する命令である。この命令
は、主記憶キーの変更を行うべき実ページが既にアドレ
ス変換バツフアに格納されている場合があるため、該命
令を発行した際にアドレス変換バツフアの該当するエン
トリを消去する。本命令も、前述した命令と同様にマル
チプロセツサを構成するプロセツサ間での同期処理が行
われる。

仮想計算機システムにおいて、上記命令を仮想計算機
が実行した場合は仮想計算機システムを制御する制御プ
ログラムがその事象を捕らえ、該命令をシミユレーシヨ
ンすることによつて命令の処理を行つている。

例えば、仮想計算機がPTLB命令を発行した場合、仮想
計算機システムの制御プログラムが仮想計算機のアドレ
ス変換テーブル開始アドレスよりページテーブルを求
め、仮想計算機の絶対アドレスへ変換し、更に実計算機
の実アドレスに変換し、該ページテーブルを利用してIP
TE命令を発行していた。これは、制御プログラムがPTLB
命令を発行するとアドレス変換バツフア全体を消去して
しまうため、PTLB命令を発行した仮想計算機以外の仮想
計算機に係るアドレス変換バツフアのエントリ若しく
は、制御プログラムに係るアドレス変換バツフアのエン
トリも同時に無効化してしまうため、システムの処理能
力を著しく低下させてしまう。これを防止するためにIP
TE命令を複数回発行して、出来得る限り該仮想計算機に
係るアドレス変換バツフアのエントリを無効化しようし
することを行う。

〔発明が解決しようとする問題点〕

仮想計算機が複数のプロセツサ上で動作する場合は、
仮想計算機をある特定のプロセツサに占有させて動作さ
せることが可能である。この場合、一つの処理装置を占
有している仮想計算機から前記の命令が発行された場合
は、該仮想計算機に係るアドレス変換バツフアは該仮想
計算機を動作させていたプロセツサに限定される。しか
し、従来技術では、仮想計算機の発行したPTLB命令に関
してのIPTE命令を用いたアドレス変換バツフアの該当エ
ントリの消去法では、他のプロセツサに対して通信処理
を行い、無条件に各々のプロセツサにおいてアドレス変
換バツフアの該当エントリの無効化処理が行われる。こ
の間各々のプロセツサは同期処理を行つており、全プロ
セツサでアドレス変換バツフアの該当エントリの無効化
処理が完了してから命令の実行が再開される。

しかし、上記に述べたように、仮想計算機が一つのプ
ロセツサでしか動作しない場合は、該仮想計算機が使用
するアドレス変換バツフアのエントリは該プロセツサの
みに限定されるにもかかわらず、システム全体に対して
通信処理を行うので、各プロセツサ間での通信オーバヘ
ツド及び、他プロセツサでのIPTE命令の処理に伴うアド
レス変換バツフアのエントリの消去（過剰パージ）が行
われ、システム全体に影響を及ぼし、システムの性能を
著しく低下させるという問題点がある。

本発明はプロセツサにグループを設定し、プロセツサ
間での通信処理を必要とするものは関連するプロセツサ
のみで通信処理を行うことによつて、システム全体の影
響の波及を防止する。

〔問題を解決する手段〕

上記目的は、システムを構成するプロセツサに対し
て、グループを設定し、各々のプロセツサが該グループ
を識別し自らの属するプロセツサグループに関する信号
は処理を行い、該グループに関係しない信号は処理しな
い機構を有することによつて実現できる。

〔作用〕

仮想計算機システムを構成するプロセツサは、その各
々に自らの属するプロセツサグループを記憶するための
プロセツサグループ記述レジスタを設け、それぞれのプ
ロセツサは該レジスタの値をもつてプロセツサグループ
とする。

また、各プロセツサが通信を行う場合は、処理の依頼
元では必ず該プロセツサグループ記述レジスタの内容を
通信を行う情報と同時に送信する。

信号の受信側では、送受信の信号情報からプロセツサ
グループに関する情報を抽出し、自らのプロセツサグル
ープ記述レジスタの内容と比較し、一致していれば該信
号を受け付け該信号に対する処理を行う。また、プロセ
ツサグループが一致していなければ、該信号に対する処
理を受け付けないことでプロセツサグループを実現し、
プロセツサ間での通信のオーバヘツドを低減させるとと
もに、アドレス変換バツフアの過剰パージを防止しシス
テムの性能を向上させる。

〔発明の実施例〕

以下、本発明の一実施例を第１図より説明する。通常
計算機システムでは命令を実行するための命令プロセツ
サ100,該命令を格納する主記憶装置001より構成されて
いる。ここで、システムがマルチプロセツサ構成をとる
場合は、システムに対して命令プロセツサを付加するこ
とで行うが、一般的には第２図のような構成をとる。通
常主記憶装置を共有するマルチプロセツサシステムで
は、記憶制御装置に命令を処理する命令プロセツサを幾
つか接続し、各々の命令プロセツサから、主記憶装置を
参照する方式が一般的である。第２図では、主記憶装置
001に対して２つの記憶制御装置110,111を有し、各々の
記憶制御装置が２つの命令プロセツサを持つ、計４台の
マルチプロセツサシステムを示している。このようなマ
ルチプロセツサシステムで仮想計算機を構築する場合に
は仮想計算機をある特定の命令プロセツサでのみ走行さ
せることが可能である。この場合、該仮想計算機のアド
レス変換情報は該仮想計算機が走行する範囲内のプロセ
ツサのアドレス変換バツフアにしか含まれていない。こ
のため、命令プロセツサ100,101,102に対してプロセツ
サグループ120を設定した場合、プロセツサ間での同期
処理を必要とするIPTE命令,PTLBE命令,SSKE命令等を実
行した場合は該プロセツサグループ120内のプロセツサ
に関してのみ同期処理を行えば充分である。これによつ
てシステムの性能を向上させることができる。

第１図に戻り、プロセツサグループを実現するための
ハードウエア機構を説明すると、システムを構成するプ
ロセツサの何れか（102）がプロセツサ間での通信を要
求する命令を実行すると、該命令を発行したプロセツサ
102より信号210を通してその旨を通知する信号が実行ユ
ニツト203aへ報告される。実行ユニツト203aでは、該信
号を契機としてバツフアユニツト201へ指令を出し、プ
ロセツサ間での同期処理に係るパラメータを主記憶装置
001より取り込むことを要求する。バツフアユニツト201
では、該要求に基づいて記憶装置001の特定の領域より
パラメータを読み取り、該情報を信号チエツク部207へ
転送し、自らが属するプロセツサグループと同期処理の
要求を行つたプロセスサの属するプロセツサループと同
一か否かがチエツクされ該条件に適合すれば、信号230
によつてこの旨を実行ユニツト203aに送り要求信号に対
する処理を実行するよう指示する。これに反して、プロ
セツサグループが一致しなければ、該信号を無視し、要
求信号に対する処理を行わない。

また、他のプロセツサに対して同期処理を要求する場
合は、該プロセツサ以外のプロセツサ102に対して信号
線210を通して、同期処理要求の信号を送信すると同時
にパラメータ作成部290へ信号250を送ることによつて同
期処理に必要なプロセツサグループに関する情報等を含
んだパラメータを作成し信号線206を通してバツフアユ
ニツト201へ該情報を転送し、主記憶装置の特定領域へ
格納する。

更に自分のプロセツサのプロセツサグループに関する
情報を記憶するための共通部を有し、ここに、自らの属
するプロセツサグループの識別情報282及び、プロセツ
サグループに属する全プロセツサの数を記憶するプロセ
ツサ記述レジスタ283を具備する。

第３図は、プロセツサ同期処理時にプロセツサ間で受
け渡される処理要求パラメータの内容を表示した図であ
る。

該パラメータ300は記憶装置001のハードウエアによつ
てのみ参照／更新可能な領域であるハードウエアシステ
ム領域002へ格納される。該パラメータは、無条件処理
要求にビット301行先指定コード（DEST）302、バリツド
フラグ303、プロセツサグループ識別子（PGID）304、デ
ータ領域部305より構成される。

無条件処理要求ビツト301は、マルチプロセツサシス
テムを構成する全プロセツサに対して同期処理を要求す
る為のビツトである。該ビツト301がONの状態であれ
ば、CPUアドレスのチエツク、及び、プロセツサグルー
プによるチエツクは行われない。

先行指定コード302は、同期処理を要求するプロセツ
サのCPUアドレスを格納する。本領域は、SIGP命令の様
にプロセツサのアドレスを指定する必要がある場合に格
納される。

バリツドフラグ303は、要求を出したプロセツサと同
一のプロセツサグループに属するプロセツサに対して同
期処理を要求する場合に用いられる。該フラグがONであ
ればプロセツサグループによる通信処理の限定化を行
う。該フラグがOFFであれば、プロセツサアドレスに関
するチエツクのみを行うことを表す。

プロセツサグループ識別子304は、同期処理の要求を
発行したプロセツサの属するプロセツサグループ識別子
を格納する。

データ領域部305は、同期処理要求元で格納するデー
タであり、同期処理の種類を示すコードやデータが格納
される。

第４図は、同期処理の要求信号が来た時に該信号がプ
ロセツサグループと一致しているか否かをチエツクする
信号チエツク部270の信号処理の概要図である。他プロ
セツサ102からの同期処理の要求信号が信号線210を通し
て実行ユニツト203aで受け付けられ、且つ、要求信号パ
ラメータがハードウエアシステム領域002からバツフア
ユニツトへ格納されると、信号線220aによつてこの旨が
通知される。バス制御装置303,304は、これを契機にバ
ツフアユニツト201より信号線220bを通して要求処理パ
ラメータのデータ領域を除いた情報を読み取り、レジス
タ402へ格納する。レジスタ402は該情報を第３図で示し
た領域に分割する働きを持ち、信号の分割を行う。

レジスタ306内の先行指示コード302は、CPUアドレス
を格納する共通部280内のレジスタ281と比較器403で比
較され、行先指示コードとCPUアドレスが一致していれ
ばゲート407へ信号が送られさらに、ORゲート408を通り
信号線230を通して実行ユニツト203aへ信号が送られ
る。該ゲート407はレジスタ402のバリツドビツト303の
信号をNOTゲート404で反転した信号をゲートの制御信号
として使用する。従つて、バリツドビツト303がONの
時、すなわち、プロセツサグループを指定してプロセツ
サ間の同期処理を行う場合は行先指示コードによる指定
を無視する結果となる。

ここで、ラツチ402のバリツドビツト303がONの場合
は、ゲート405がオープン状態となるので共通部内のプ
ロセツサグループ記述レジスタ282のプロセツサグルー
プ識別子は比較器406へ送られる。比較器は該情報とレ
ジスタ402のプロセツサグループ識別子304の情報を比較
し同期処理の要求を発行したプロセツサのプロセツサグ
ループ識別子と、信号を受け付けたプロセツサのプロセ
ツサグループ識別子が一致したときに信号がORゲート40
8に送られ信号線230を通して実行ユニツト203aへ該要求
を受け付ける指示を行う。

また、レジスタ402の無条件処理要求ビツト301がONで
あればORゲート408に信号を送り無条件に受け入れて同
期処理を要求する。

次に第５図で同期処理要求時の要求処理パラメータ作
成部290の信号処理の概要図である。記憶装置001に格納
されている命令語群は、バツフアユニツト201で読み取
られ、実用ユニツト203aで実行される。この時、プロセ
ツサ間での同期処理を必要とする命令が実行された場
合、実用ユニツト203aは命令の種類を（１）システムを
構成する全プロセツサに対しての通信処理を行う必要の
ある命令、（２）プロセツサを指定して同期処理をする
必要のある命令、（３）プロセツサグループの範囲で同
期処理をする必要のある命令に分類し、これに従つてレ
ジスタ502で作成されるパラメータの情報をセツトす
る。

無条件処理要求ビツトの値は、上記に示した命令の分
類によつて実行ユニツト203により決定されレジスタ502
の無条件要求ビツト301へセツトされる。また、先行指
示コード302も同様である。

バリツトビツド303は、ラツチ501の値によつて決定さ
れる。ラツチ501の値は、プロセツサグループによる限
定シグナリングを開始することを指示する命令が発行さ
れたとき、プロセツサグループによる限定シグナリング
を終了することを指定する命令が発行されたときに、各
々ON,OFFがセツトされる。

プロセツサグループ記述子304は、プロセツサグルー
プ機構の共通部280内のプロセツサグループ記述レジス
タ282の内容を格納される。該レジスタの値は、プロセ
ツサが自分の属するプロセツサグループを設定する命令
を発行した時に設定される。

以上、プロセツサグループを実現する為のハードウエ
ア機構について説明した。これ以降は、各々のプロセツ
サ間で信号の送信・受信を行う為のマイクロプログラム
の制御方式を説明する。

第６図において、命令プロセツサ100が命令を実行す
る場合は、主記憶装置001に格納されている命令をバツ
フアユニツト201aが取り込み、デコーダ202aによつて該
命令が解析される。この結果デコーダ202aから制御信号
が実行ユニツト203aに送られ命令が実行される。

ここで、プロセツサ間で同期を行う必要のある命令61
0を実行する場合は、実行ユニツト203a内のマイクロプ
ログラム600aによつて同期処理のための信号210aを送
る。該信号を受けた命令プロセツサ102では実行ユニツ
ト203内の該要求処理に対するマイクロプログラム600b
によつて要求された処理が実行され、該処理の終了時に
終了信号210bを処理の依頼元のプロセツサに100へ送信
する。

このとき、各々のプロセツサからの信号は、全てプロ
セツサ内のプロセツサグループ機構270,280,290によつ
てチエツクされ、自らが受け付ける必要の無い信号に対
しては処理を受け付けない。

以上の処理によつて信号の送信・受信を行う。

次に、プロセツサグループを用いた同期処理の限定化
を行う場合のマイクロプログラムの制御の方法を第７
図，第８図により説明する。第７図は、同期処理を要求
する命令を実行した場合のマイクロプログラムの制御60
0aの概要を説明する。

まず各々のプロセツサ間で同期処理を実行する必要の
ある命令が実行取れた場合は、（１）自分のプロセツサ上での命令の実行処理（701）
を行う。

（２）次に、システムを構成する各々のプロセツサに対
して同期処理を要求するため、他のプロセツサに対して
シグナリング210aをおこなう（702）。

（３）この後、プロセツサ記述レジスタより１を減じ、
該プロセツサグループに属する他のプロセツサの数Ｎを
求める（703）。

（４）要求処理に対する他プロセツサからの終了信号を
カウントするために用いるカウンタＫをクリアする（70
4）。

（５）以上の処理が終了した後他プロセツサからの終了
信号が受け付けられるまで待ち状態に移行する（70
5）。

（６）他プロセツサでの処理が終了し処理の終了信号21
0bが受け付けられると、この事象数えるカウンタＫをカ
ウントアツプする（706）。

（７）そして、該カウンタＫとＮを比較し（707）、ま
た該プロセツサグループに属している全プロセツサから
終了信号が受け付けられていないならば、態度待ち状態
へ移行する。

（８）また、全プロセツサから終了信号を受信すると他
のプロセツサに命令のフエツチ処理を再開させることを
指示する信号（210a）を送信する（708）。

（９）以上の処理を全て終了した後該プロセツサでの命
令フエツチを再開（709）する。

また、第８図に同期信号の受け付け時のマイクロプロ
グラムの制御の概略を示す。

命令プロセツサ600bでは通常は、（１）命令のフエツチ処理（801）によつて実行すべき
命令を主記憶装置より取りだし、（２）該命令を実行する（802）。

（３）この後に同期処理の要求信号が受信されたか否か
をチエツクし（803）、受信されていなければ命令のフ
エツチ処理（801），命令の実行処理（802）を継続す
る。

（４）ここで、該信号が受信されていれば、外信号を解
析し（804）、（５）要求された処理の選択を行い（805）（６）該処理を実行する（806）。

（７）これらの処理が終了すると該プロセツサでは、同
期処理の要求元のプロセツサに対して処理を終了したこ
とを報告するための信号（210b）を送信する（807）。

（８）この後該プロセツサでは、同期処理の要求元のプ
ロセツサからの処理再開信号を受信するまで待ち状態と
する（808）。ここで、要求元のプロセツサより処理の
開始信号（210a）が送られると、従来どうりの自分のプ
ロセツサの命令の実行を再開する。

以上、第７図，第８図に示したマイクロプログラムの
制御は、システムを構成する各々のプロセツサで行わ
れ、プロセツサグループによる信号処理の限定化を行つ
ている場合の同期処理を実現する。

第９図は、プロセツサグループを制御するための命令
とその形式である。

SPGID命令（901）は、自分のプロセツサにプロセツサ
グループ識別子を設定するために用いる命令である。本
命令のオペランドはアドレス付けには用いられずオペラ
ンドの実行アドレスがプロセツサグループ識別子を意味
する。

SNPG命令（902）は、自分プロセツサのプロセツサグ
ループの属する全プロセツサの数をプロセツサ記述レジ
スタに設定する命令である。本命令で指定されるプロセ
ツサ数は同期処理を行うときに必要な情報であるので、
プロセツサグループによるプロセツサ間同期処理の限定
化をおこなう場合には予め本命令を使用して設定してお
く必要がある。本命令のオペランドはアドレス付けには
用いられずオペランドの実行アドレスがプロセツサ数を
意味する。

CTLPG命令（903）は、プロセツサグループによるプロ
セツサ間同期処理の限定化の開始及び停止を制御する命
令である。本命令のオペランドはアドレス付けには用い
られず、該命令の実行アドレスの第31ビツトが‘1'であ
るものを指定した場合は、プロセツサグループによる信
号の限定化を開始する。また、‘0'であるものを指定し
た場合は信号の限定化を停止する。

本実施例は以上の機構及び方式を利用し、プロセツサ
グループを実現し、仮想計算機システムの制御時におけ
るプロセツサのオーバヘツドを低減することが出来る。

又、本実施例では同期処理を行うためにプロセツサグ
ループを設定したプロセツサからの同期処理の終了信号
をカウントするために用いたプロセツサ記述レジスタ内
の情報は、主記憶装置中に格納されていもかまわない。

この他に、本実施例では同期処理においてプロセツサ
グループに属するプロセツサからの終了信号をカウント
する方法によつて、次の命令を実行する機会を得ていた
が、プロセツサグループに属するプロセツサの情報を記
憶するビツトマツプを用い、該ビツトマツプが全てONの
状態になつた時に命令の実行の再開を行う機構によつて
代用してもよい。

また、本実施例では、プロセツサグループによる同期
処理の限定を行うか否かを決定するための命令によつて
プロセツサグループ機構を制御していたが、該機能に加
えて、仮想計算機を動作しているか否かの動作状態を表
示する機構を備え、プロセツサが仮想計算機動作してい
る時には、プロセツサグループによる信号の限定処理を
行い、また、仮想計算機の動作状態から制御プログラム
の動作へ移行したときにプロセツサグループによる同期
処理の行わないモードへ移行する機構を備えてもよい。

〔本発明の効果〕

本発明によれば、プロセツサグループによる同期処理
の限定化を行うことが出来るので、仮想計算機システム
において、仮想計算機がある特定のプロセツサ上でのみ
走行する場合、仮想計算機からのアドレス変換バツフア
に関する命令が発行されたときに従来のようにシステム
を構成する全てのプロセツサで同期処理が行われること
による同期処理のオーバーヘツドを防止することが可能
なため、従来のアドレス変換バツフアの操作命令に対し
て30〜40％の処理時間の削減が可能である。

また、アドレス変換バツフアの全体及び、各エントリ
に関する無効化処理で、該仮想計算機に係る部分のみ処
理が行われるため、それ以外の仮想計算機に係るアドレ
ス変換バツフアの全体及び、各エントリを消去すること
がなく、システムのアドレス変換におけるオーバヘツド
を防止することができる。

【図面の簡単な説明】

第１図は本発明の基本概念図である。第２図は本発明の
プロセツサグループを実現するためのハードウエアの基
本ブロツク図である。第３図はプロセツサ感での同期処
理を行う場合の記憶装置中に格納されるパラメータの形
式である。第４図は同期処理要求信号受け付け時のパラ
メータのチエツクを行うハードウエア機構のブロツク図
である。第５図は同期処理要求信号を発信時のパラメー
タの作成機構のブロツク図である。第６図はプロセツサ
間での同期処理に関して動作するマイクロプログラムの
概念図である。第７図は、同期処理要求時のマイクロプ
ログラムの概略フローである。第８図は同期処理の要求
信号の受け付け時のマイクロプログラムの概略フローで
ある。第９図プロセツサグループを制御するための制御
命令の形式図である。 001……記憶装置、100,101,102,103……命令プロセツ
サ、110,111……記憶制御装置、120……プロセツサグル
ープ、201……バツフアユニツト、202……デコーダ、20
3……実行ユニツト、270……同期処理要求信号チエツク
部、280……プロセツサグループ機構共通部、282……プ
ロセツサグループ識別レジスタ、283……記述レジス
タ、300……同期処理用パラメータ、301……無条件処理
要求ビツト、302……行先指示コード、303……バリツド
フラグ、304……プロセツサグループ識別情報、305……
データ領域部、901,902,903……プロセツサグループ制
御命令。

───────────────────────────────────────────────────── フロントページの続き (72)発明者竹田克己神奈川県秦野市堀山下１番地株式会社日立製作所神奈川工場内 (56)参考文献特開昭55−140923（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】複数のプロセッサが主記憶装置を共用し、
当該複数のプロセッサを複数のグループに分け、各グル
ープのプロセッサにおいて当該グループに対応する１つ
の仮想計算機を動作させるマルチプロセッサシステムに
おいて、前記プロセッサの各々は、当該自プロセッサが属するグループの識別情報を記憶す
る記憶手段と、他のプロセッサのアドレス変換バッファの内容変更に係
わる命令を当該自プロセッサが発行したときに、当該自
プロセッサが属するグループの識別情報を他のプロセッ
サに伝達する手段と、アドレス変換バッファの内容変更に係わる命令が他のプ
ロセッサで実行されたときに、他のプロセッサから自プ
ロセッサに伝達された当該他のプロセッサが属するグル
ープの識別情報と、自プロセッサが属するグループの識
別情報との比較により、自プロセッサが前記他のプロセ
ッサと同一のグループに属するか否かを判断する手段
と、前記自他の２つのプロセッサが同一のグループに属する
とき、自プロセッサにおいてアドレス変換バッファの内
容変更を行う手段と、前記自他の２つのプロセッサが同一のグループに属しな
いとき、自プロセッサにおけるアドレス変換バッファの
内容変更を抑止する手段とを有することを特徴とするマ
ルチプロセッサシステム。
【請求項２】特許請求の範囲第１項記載のマルチプロセ
ッサシステムにおいて、各プロセッサに、当該自プロセッサが属するグループの識別情報を設定す
る手段を有することを特徴とするマルチプロセッサシス
テム。