JP2597865B2 - 機器から応答信号を誘導する装置及びその方法 - Google Patents
機器から応答信号を誘導する装置及びその方法Info
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- G—PHYSICS
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
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Description
【発明の詳細な説明】 ［発明の分野］ 本発明は自動試験装置、詳しくは被測定装置から応答
を引き出す装置に使用される応答誘導装置（stimulato
r:スチミユレータ）に関する。
を引き出す装置に使用される応答誘導装置（stimulato
r:スチミユレータ）に関する。
［従来例の簡単な説明］ 試験中の機器を刺激するためのデジタル・データ・パ
ターン作り出す試みは数多くなされている。例えば、航
空機のレーダ装置を試験する場合には、レーダ装置から
応答を引き出すために、異つたパターンを表す応答誘導
信号（stimulus:スチミユラス）をレーダ装置に供給す
る必要がある。得られた応答は、装置の動作状態を決定
するために、予測結果或いは所望結果と比較される。試
験すようとする機器の数は、自動試験装置からのデジタ
ル・データ・パターンの発生速度に依存するので、従来
は、応答誘導装置から送出される応答誘導信号のデータ
速度を増すことに努力が払われていた。この従来の考え
方は、“新技術用の高速デジタル試験能力”と題する記
事（本発明の発明者が著者の一人である）中に述べられ
ている。この記事の中で、並列／直列・シフト・レジス
タとメモリとを用いてデータ速度を高める技術思想が開
示されている。上記の記事が書かれた当時、自動試験装
置の動作効率は、データ速度を増せば大幅に上昇すると
考えられていた。しかしながら、動作効率の評価が進む
につれ、低データ速度で試験をする必要のある機器数が
現実に多いために低データ速度及び高データ速度の両方
を発生する応答誘導装置が必要であることが判明した。
ターン作り出す試みは数多くなされている。例えば、航
空機のレーダ装置を試験する場合には、レーダ装置から
応答を引き出すために、異つたパターンを表す応答誘導
信号（stimulus:スチミユラス）をレーダ装置に供給す
る必要がある。得られた応答は、装置の動作状態を決定
するために、予測結果或いは所望結果と比較される。試
験すようとする機器の数は、自動試験装置からのデジタ
ル・データ・パターンの発生速度に依存するので、従来
は、応答誘導装置から送出される応答誘導信号のデータ
速度を増すことに努力が払われていた。この従来の考え
方は、“新技術用の高速デジタル試験能力”と題する記
事（本発明の発明者が著者の一人である）中に述べられ
ている。この記事の中で、並列／直列・シフト・レジス
タとメモリとを用いてデータ速度を高める技術思想が開
示されている。上記の記事が書かれた当時、自動試験装
置の動作効率は、データ速度を増せば大幅に上昇すると
考えられていた。しかしながら、動作効率の評価が進む
につれ、低データ速度で試験をする必要のある機器数が
現実に多いために低データ速度及び高データ速度の両方
を発生する応答誘導装置が必要であることが判明した。
［本発明の簡単な説明］ 本発明は、高データ速度と低データ速度とを発生でき
る自動試験装置用の応答誘導装置を提供することであ
る。このため、制御器（本発明ではマイクロプロセツ
サ）からのデータ（パターンを現す）を16KのRAMに並列
に加えて記憶する。特別なパターンに関し高データ速度
が必要であれば、制御器はメモリをアドレスして上記パ
ターンを高速シフト・レジスタに加える。次に、パター
ンのデータ・ビツトはシフト・レジスタにおいてシフト
され、幾つかのロジツク回路を介して出力端から直列に
出力され、試験中の機器を高データ速度で応答誘導す
る。この試験中の機器がより低いデータ速度を必要とす
る場合或いは制御器から実時間の応答誘導を必要とする
場合には、シフト・レジスタは試験中の機器に対してデ
ータを並列に出力して機器を応答誘導する。
る自動試験装置用の応答誘導装置を提供することであ
る。このため、制御器（本発明ではマイクロプロセツ
サ）からのデータ（パターンを現す）を16KのRAMに並列
に加えて記憶する。特別なパターンに関し高データ速度
が必要であれば、制御器はメモリをアドレスして上記パ
ターンを高速シフト・レジスタに加える。次に、パター
ンのデータ・ビツトはシフト・レジスタにおいてシフト
され、幾つかのロジツク回路を介して出力端から直列に
出力され、試験中の機器を高データ速度で応答誘導す
る。この試験中の機器がより低いデータ速度を必要とす
る場合或いは制御器から実時間の応答誘導を必要とする
場合には、シフト・レジスタは試験中の機器に対してデ
ータを並列に出力して機器を応答誘導する。
従つて、本発明の目的は、低速度及び高速度で応答誘
導信号を発生することができる自動試験装置の応答誘導
装置を提供することである。
導信号を発生することができる自動試験装置の応答誘導
装置を提供することである。
本発明の他の目的は、自動試験装置の他の構成部分と
共に動作する（協働する）応答誘導装置を提供すること
である。
共に動作する（協働する）応答誘導装置を提供すること
である。
添付の図面を参照して説明される本発明の実施例によ
り、本発明の上記の目的及び特徴は更に明瞭となり、本
発明自体も充分に理解されよう。
り、本発明の上記の目的及び特徴は更に明瞭となり、本
発明自体も充分に理解されよう。
［図面の簡単な説明］ 第１図は自動試験装置の簡単なブロツク図、 第２図は本発明の１好適実施例を示すブロツク図、 第３図は第２図に示す実施例のタイミング図である。
［本発明の詳細な説明］ 第１図は自動試験装置２を示すブロツク図であり、第
１図に示す自動試験装置２にはこの装置に接続される任
意の数の機器を試験するのに使用される。簡潔に説明す
れば、被試験機器４は駆動ライン６及び受信ライン８を
介して自動試験装置２に接続される。自動試験装置２
は、機器４を応答誘導するために信号を駆動ライン６を
介して機器４に送出する。応答誘導信号に応じて機器４
から出力する信号は、受信ライン８を介して、自動試験
装置２に転送される。従つて、自動試験置２は、応答誘
導信号を発生すると共に、被試験機器からの応答信号を
受けて解析し、被試験機器の動作状態を判断する。自動
試験装置２は、バス12を介して応答誘導装置14及び応答
器16に接続した制御器10を有する。図示の実施例では、
例えばインテル社グループから購入可能のマイクロプロ
セツサが使用できる。被測定機器を特別なパターンによ
り試験したい場合には、制御器10は上記パターンを示す
データを、命令（インストラクシヨン）と共に、応答誘
導装置14に加える。応答誘導装置14は、データ及び命令
を受けると、このデータ及び命令に対応する応答誘導信
号を駆動器18に出力する。この駆動器18は、ジヨン・エ
ム・ウエイツクにより出願されて本出願人に譲渡された
米国特許出願第934,588号に記載されている。応答誘導
信号は駆動器18を介して被測定装置４に加えられる。応
答誘導信号に応答する信号は、被測定機器４から自動測
定装置２の受信部20に送られる。受信部20は、ジヨセフ
・ランゴーン及びマイケル・ウゲンテイにより出願され
た本出願人に譲渡された米国特許出願第024,246号に記
載されている。受信部20からの信号は応答器16に送られ
る。この応答器16は、本出願の発明者により出願された
本出願人に譲渡された米国特許出願第914,440号に記載
されている。応答器16の出力（被測定機器４の応答を現
す）は制御器10に供給され、被測定機器４の動作状態が
判定される。
１図に示す自動試験装置２にはこの装置に接続される任
意の数の機器を試験するのに使用される。簡潔に説明す
れば、被試験機器４は駆動ライン６及び受信ライン８を
介して自動試験装置２に接続される。自動試験装置２
は、機器４を応答誘導するために信号を駆動ライン６を
介して機器４に送出する。応答誘導信号に応じて機器４
から出力する信号は、受信ライン８を介して、自動試験
装置２に転送される。従つて、自動試験置２は、応答誘
導信号を発生すると共に、被試験機器からの応答信号を
受けて解析し、被試験機器の動作状態を判断する。自動
試験装置２は、バス12を介して応答誘導装置14及び応答
器16に接続した制御器10を有する。図示の実施例では、
例えばインテル社グループから購入可能のマイクロプロ
セツサが使用できる。被測定機器を特別なパターンによ
り試験したい場合には、制御器10は上記パターンを示す
データを、命令（インストラクシヨン）と共に、応答誘
導装置14に加える。応答誘導装置14は、データ及び命令
を受けると、このデータ及び命令に対応する応答誘導信
号を駆動器18に出力する。この駆動器18は、ジヨン・エ
ム・ウエイツクにより出願されて本出願人に譲渡された
米国特許出願第934,588号に記載されている。応答誘導
信号は駆動器18を介して被測定装置４に加えられる。応
答誘導信号に応答する信号は、被測定機器４から自動測
定装置２の受信部20に送られる。受信部20は、ジヨセフ
・ランゴーン及びマイケル・ウゲンテイにより出願され
た本出願人に譲渡された米国特許出願第024,246号に記
載されている。受信部20からの信号は応答器16に送られ
る。この応答器16は、本出願の発明者により出願された
本出願人に譲渡された米国特許出願第914,440号に記載
されている。応答器16の出力（被測定機器４の応答を現
す）は制御器10に供給され、被測定機器４の動作状態が
判定される。
自動測定装置２には、応答誘導装置14及び応答器16の
動作を夫々制御する２組の制御回路22,24があることに
留意されたい。制御回路22,24は公知の構成の回路であ
り、応答誘導装置14及び応答器16の制御ラインに情報を
転送するのに使用される。第１図では１つの被試験機器
４のみが自動試験装置２に接続されているが、被測定機
器４と同種の複数の被測定機器を上記自動試験装置に接
続可能である。この場合、被測定機器の数に対応する数
の応答誘導装置、駆動器、応答器、受信部が自動測定装
置内に設けられる。更に、第１図に示すバスは全て従来
のものであり、双方向バスライン12はモトローラ社によ
り製作されているVMEバスである。
動作を夫々制御する２組の制御回路22,24があることに
留意されたい。制御回路22,24は公知の構成の回路であ
り、応答誘導装置14及び応答器16の制御ラインに情報を
転送するのに使用される。第１図では１つの被試験機器
４のみが自動試験装置２に接続されているが、被測定機
器４と同種の複数の被測定機器を上記自動試験装置に接
続可能である。この場合、被測定機器の数に対応する数
の応答誘導装置、駆動器、応答器、受信部が自動測定装
置内に設けられる。更に、第１図に示すバスは全て従来
のものであり、双方向バスライン12はモトローラ社によ
り製作されているVMEバスである。
第２図に示す応答誘導装置14について説明する。図示
の如く、応答誘導装置14は５つの主要部分を有する。即
ち、双方向性バス駆動器Z1、並列／直列ビツト・シフト
・レジスタZ2、メモリZ3、インバータ・ゲートZ4及びフ
リツプ・フロツプZ5である。先ず、双方向性バス駆動器
Z1について説明する。図示の如く、ピン2,3,4及び５
は、夫々バツフア・データラインBDAT0,BDAT1,BDAT2及
びBDAT3を介して、制御器（第２図には図示せず）に接
続している。更に、バス駆動器Z1のピン18,17,16及び15
は、夫々シフト・レジスタZ2のピン4,5,7及び８に接続
すると共に、夫々メモリZ3のピン15,14,13及び12にも接
続している。双方向性バス駆動器Z1は、ラインBEN及び
ライン（ＡからＢ）を介して、制御回路22（第１図参
照）により制御される。
の如く、応答誘導装置14は５つの主要部分を有する。即
ち、双方向性バス駆動器Z1、並列／直列ビツト・シフト
・レジスタZ2、メモリZ3、インバータ・ゲートZ4及びフ
リツプ・フロツプZ5である。先ず、双方向性バス駆動器
Z1について説明する。図示の如く、ピン2,3,4及び５
は、夫々バツフア・データラインBDAT0,BDAT1,BDAT2及
びBDAT3を介して、制御器（第２図には図示せず）に接
続している。更に、バス駆動器Z1のピン18,17,16及び15
は、夫々シフト・レジスタZ2のピン4,5,7及び８に接続
すると共に、夫々メモリZ3のピン15,14,13及び12にも接
続している。双方向性バス駆動器Z1は、ラインBEN及び
ライン（ＡからＢ）を介して、制御回路22（第１図参
照）により制御される。
メモリZ3は、入力端A0〜A11に夫々接続したアドレス
ラインBADR0〜BADR11を有し、入力／出力ポートI/O1〜I
/O4に双方向バス・バツフアZ1から加えられたデータ
を、このアドレスラインを介して入力されるアドレス信
号に基づいてメモリ内の所定のアドレスに記憶する。メ
モリZ3を制御するために、ラインMWR及びMENが使用され
る。これらの全制御ラインは制御回路22に接続してい
る。
ラインBADR0〜BADR11を有し、入力／出力ポートI/O1〜I
/O4に双方向バス・バツフアZ1から加えられたデータ
を、このアドレスラインを介して入力されるアドレス信
号に基づいてメモリ内の所定のアドレスに記憶する。メ
モリZ3を制御するために、ラインMWR及びMENが使用され
る。これらの全制御ラインは制御回路22に接続してい
る。
並列／直列シフト・レジスタZ2は出力端Q0,Q1,Q2及び
Q3を有し、これらの出力端Q0,Q1,Q2及びQ3は夫々入力端
D0,D1,D2及びD3に対応する。出力端Q1〜Q3はラインSLS
1,SLS2及びSLS3を介して駆動器18（第１図）に接続して
いる。一方、出力端Q0はインバータZ4に接続している。
シフト・レジスタZ2は動作ラインS0,S1,FRST及びSTIMCL
Kを介して制御される。ラインS0及びS1はシフト・レジ
スタZ2を４つの異つた動作モードにシフトするのに使用
され、ラインFRSTはリセツト用であり、ラインSTIMCLK
はメモリ用のタイミングに使用される。
Q3を有し、これらの出力端Q0,Q1,Q2及びQ3は夫々入力端
D0,D1,D2及びD3に対応する。出力端Q1〜Q3はラインSLS
1,SLS2及びSLS3を介して駆動器18（第１図）に接続して
いる。一方、出力端Q0はインバータZ4に接続している。
シフト・レジスタZ2は動作ラインS0,S1,FRST及びSTIMCL
Kを介して制御される。ラインS0及びS1はシフト・レジ
スタZ2を４つの異つた動作モードにシフトするのに使用
され、ラインFRSTはリセツト用であり、ラインSTIMCLK
はメモリ用のタイミングに使用される。
上述したように、シフト・レジスタZ2の唯一の出力端
Q0は、インバータZ4に接続され、応答誘導装置14を低デ
ータ速度或いは高データ速度のいずれかで動作させるか
を決定するのに使用される。図示の如く、インバータZ4
は５つのANDゲートZ4A〜Z4Eを有する。第２図の実施例
では、インバータZ4は２種類の入力を受けるだけなの
で、ANDゲートZ4A及びZ4Bの入力端は接地されている。A
NDゲートZ4Cは高速動作用であり、Z4Cの一方の入力端に
はシフト・レジスタZ2の出力が加えられる。ANDゲートZ
4Dは低速動作用であり、Z4Dの一方の入力端にはメモリZ
3の入出力ポートI/O1に入力されるデータが入力する。A
NDゲートZ4C及びZ4DはANDゲートZ4Eに接続し、このゲー
トZ4Eの出力はフリツプ・フロツプZ5の入力端Ｄに供給
される。フリツプ・フロツプZ5は、誘導信号として使用
されるデータを駆動器18（第１図）に出力するバツフア
として使用される。
Q0は、インバータZ4に接続され、応答誘導装置14を低デ
ータ速度或いは高データ速度のいずれかで動作させるか
を決定するのに使用される。図示の如く、インバータZ4
は５つのANDゲートZ4A〜Z4Eを有する。第２図の実施例
では、インバータZ4は２種類の入力を受けるだけなの
で、ANDゲートZ4A及びZ4Bの入力端は接地されている。A
NDゲートZ4Cは高速動作用であり、Z4Cの一方の入力端に
はシフト・レジスタZ2の出力が加えられる。ANDゲートZ
4Dは低速動作用であり、Z4Dの一方の入力端にはメモリZ
3の入出力ポートI/O1に入力されるデータが入力する。A
NDゲートZ4C及びZ4DはANDゲートZ4Eに接続し、このゲー
トZ4Eの出力はフリツプ・フロツプZ5の入力端Ｄに供給
される。フリツプ・フロツプZ5は、誘導信号として使用
されるデータを駆動器18（第１図）に出力するバツフア
として使用される。
次に動作について説明する。制御器10は４ビツトのデ
ータを、ラインBDAT0乃至BDAT3を介して、双方向性バス
・バツフアZ1に加える。ライン（AtoB）上の信号レベル
が高くて且つラインBENがイネーブルされていれば、制
御器10からのデータは、バツフアZ1のピン2,3,4及び５
を介して対応する出力ピン18,17,16及び15に転送され
る。ラインBENがイネーブルされていない場合には、制
御器10から供給されたデータはバツフアZ1内に止まるこ
とに留意されたい。一方、ライン（AtoB）上の信号レベ
ルが低くて且つラインBENがイネーブルされていれば、
バツフアZ1内のデータは制御器10に戻されることにも留
意されたい。次に掲げるICチツプが双方向性バス・バツ
フアZ1として使用可能である。即ち、テキサス・インス
ツルーメンツ（Texas Instruments）社のSN54AL245FH−
00、シグネチツクス（Signetics）社のS54LS245G、及び
フエアチヤイルド（Fairchild）社の54F245である。
ータを、ラインBDAT0乃至BDAT3を介して、双方向性バス
・バツフアZ1に加える。ライン（AtoB）上の信号レベル
が高くて且つラインBENがイネーブルされていれば、制
御器10からのデータは、バツフアZ1のピン2,3,4及び５
を介して対応する出力ピン18,17,16及び15に転送され
る。ラインBENがイネーブルされていない場合には、制
御器10から供給されたデータはバツフアZ1内に止まるこ
とに留意されたい。一方、ライン（AtoB）上の信号レベ
ルが低くて且つラインBENがイネーブルされていれば、
バツフアZ1内のデータは制御器10に戻されることにも留
意されたい。次に掲げるICチツプが双方向性バス・バツ
フアZ1として使用可能である。即ち、テキサス・インス
ツルーメンツ（Texas Instruments）社のSN54AL245FH−
00、シグネチツクス（Signetics）社のS54LS245G、及び
フエアチヤイルド（Fairchild）社の54F245である。
バツフアZ1内のデータはメモリZ3に記憶されなくては
いけない場合を考える。メモリZ3は16KのRAMであり、こ
のRAMは部品番号IM1420−45のINMOSにより製作されてい
るので、4,000アドレス（正確には4,096アドレス）が使
用可能である。上述した如く、ラインBADR0乃至BADR11
は、４ビツト・データを所定の記憶位置に記憶するのに
使用されると共に、記憶されたデータをコマンドに応じ
て上記記憶位置から読み出すのに使用される。メモリZ3
へのデータの読み及びこのメモリZ3からのデータの読み
出しは、ラインMWR及びMENを介して行われる。例えば、
入力／出力ポートI/O1〜I/O4上の４ビツト・データを、
０から4,000に相当する２進数を有するアドレス・ライ
ン上の信号で特定される記憶位置に記憶するには、ライ
ンMWR及びMENをイネーブルとする。これとは逆に、メモ
リZ3からメモリZ3に記憶されているデータを除去するに
は、ラインMENをイネーブルと共にラインMWR上の信号レ
ベルを低レベルとする。この例では、ラインBADR0〜BAD
R11上の２進数アドレスに対応する記憶位置に記憶され
たデータが、入力ポートI/O1〜I/O4上に現れる。
いけない場合を考える。メモリZ3は16KのRAMであり、こ
のRAMは部品番号IM1420−45のINMOSにより製作されてい
るので、4,000アドレス（正確には4,096アドレス）が使
用可能である。上述した如く、ラインBADR0乃至BADR11
は、４ビツト・データを所定の記憶位置に記憶するのに
使用されると共に、記憶されたデータをコマンドに応じ
て上記記憶位置から読み出すのに使用される。メモリZ3
へのデータの読み及びこのメモリZ3からのデータの読み
出しは、ラインMWR及びMENを介して行われる。例えば、
入力／出力ポートI/O1〜I/O4上の４ビツト・データを、
０から4,000に相当する２進数を有するアドレス・ライ
ン上の信号で特定される記憶位置に記憶するには、ライ
ンMWR及びMENをイネーブルとする。これとは逆に、メモ
リZ3からメモリZ3に記憶されているデータを除去するに
は、ラインMENをイネーブルと共にラインMWR上の信号レ
ベルを低レベルとする。この例では、ラインBADR0〜BAD
R11上の２進数アドレスに対応する記憶位置に記憶され
たデータが、入力ポートI/O1〜I/O4上に現れる。
メモリZ3内の4,000のアドレスの任意のアドレスを使
用可能にすることにより、制御器10は０から4,000まで
の任意の数のアドレス・ラインを付勢（load up）する
ことができ、外部カウンタの動作を開始させて指定アド
レス・ラインを０から増加させることができる。この
為、メモリZ3中のデータを予め設定した速度に応じてシ
フト・レジスタZ2（例えば、シグネチツクス社のS54F19
4Gチツプ）に転送できる。尚、上記の予め設定した速度
とは、クロツク周波数及びメモリZ3の最大動作速度によ
り決められるデータ転送速度である。
用可能にすることにより、制御器10は０から4,000まで
の任意の数のアドレス・ラインを付勢（load up）する
ことができ、外部カウンタの動作を開始させて指定アド
レス・ラインを０から増加させることができる。この
為、メモリZ3中のデータを予め設定した速度に応じてシ
フト・レジスタZ2（例えば、シグネチツクス社のS54F19
4Gチツプ）に転送できる。尚、上記の予め設定した速度
とは、クロツク周波数及びメモリZ3の最大動作速度によ
り決められるデータ転送速度である。
メモリZ3からデータが一旦シフト・レジスタZ2に転送
されると、転送されたデータはシフト・レジスタZ2のラ
インSLS1,SLS2及びSLS3から直ちに引き出すことができ
る（即ち直ちに利用可能である）。ラインS0及びS1上の
信号を制御することにより、シフト・レジスタZ2は４つ
の異つたモードで動作可能である。第１のモードでは、
シフト・レジスタZ2はラインSTIMCLKからのクロツク・
パルスを無視することによりオフ状態に止まる。第２の
モードでは、入力ピン4,5,7及び８上のデータはその種
類の如何を問わずライン夫々19,18,17及び15に並列出力
される。一方、第３のモードでは、シフト・レジスタZ2
に入力されたデータは左方向（図面上）にシフトされ、
更に、第４のモードでは、データは右方向にシフトされ
る。本実施例では、データを高速で出力したいならば、
直列左方向シフト・モードを使用する。メモリZ3の最大
動作周波数は20MHzであり、シフト・レジスタZ2の最大
動作周波数は50MHzなので、２つの異つた動作速度（即
ち高速及び低速）を応答誘導装置14において使用可能で
ある。換言すれば、メモリZ3からシフト・レジスタにロ
ードされたデータは、並列或いは直列のいずれかで出力
される。インバータZ4及びフリツプ・フロツプZ5は、シ
フト・レジスタZ2と組合わせると、応答誘導装置14を高
速に或いは低速で使用することができる。
されると、転送されたデータはシフト・レジスタZ2のラ
インSLS1,SLS2及びSLS3から直ちに引き出すことができ
る（即ち直ちに利用可能である）。ラインS0及びS1上の
信号を制御することにより、シフト・レジスタZ2は４つ
の異つたモードで動作可能である。第１のモードでは、
シフト・レジスタZ2はラインSTIMCLKからのクロツク・
パルスを無視することによりオフ状態に止まる。第２の
モードでは、入力ピン4,5,7及び８上のデータはその種
類の如何を問わずライン夫々19,18,17及び15に並列出力
される。一方、第３のモードでは、シフト・レジスタZ2
に入力されたデータは左方向（図面上）にシフトされ、
更に、第４のモードでは、データは右方向にシフトされ
る。本実施例では、データを高速で出力したいならば、
直列左方向シフト・モードを使用する。メモリZ3の最大
動作周波数は20MHzであり、シフト・レジスタZ2の最大
動作周波数は50MHzなので、２つの異つた動作速度（即
ち高速及び低速）を応答誘導装置14において使用可能で
ある。換言すれば、メモリZ3からシフト・レジスタにロ
ードされたデータは、並列或いは直列のいずれかで出力
される。インバータZ4及びフリツプ・フロツプZ5は、シ
フト・レジスタZ2と組合わせると、応答誘導装置14を高
速に或いは低速で使用することができる。
応答誘導装置14を高速で動作させるためには、メモリ
Z3からシフト・レジスタZ2にデータを並列入力する。し
かし、データをシフト・レジスタZ2から並列出力する代
りにラインS0及びS1をイネーブルすると、シフト・レジ
スタZ2を左方向シフト・モードにすることになる。この
ようにすれば、次の４クロツク・パルスでは、メモリZ3
からシフト・レジスタZ2にストローブされたデータは、
出力端Q0から直列データとして転送される。シフト・レ
ジスタZ2の動作周波数は約毎秒50万ビツトの出力制限を
有するので、応答誘導装置14は、インバータZ4及びフリ
ツプ・フロツプZ5と共に、毎秒50万の応答誘導信号を出
力することができる。更に簡潔に説明すれば、シフト・
レジスタZ2を直列モードに設定し且つインバータZ4のラ
インHISPDをイネーブルすることにより、シフト・レジ
スタZ2に並列に入力されたデータは、フリツプ・フロツ
プZ5から４ビツトの直列信号としてシフト出力される。
従つて、この場合のデータ速度は、被測定機器に直接に
且つ並列に出力されるデータ速度の２倍以上である。シ
フト・レジスタZ2、インバータZ4及びフリツプ・フロツ
プZ5の組合わせは、実際上、並列・直列変換を行うの
で、メモリの動作速度が低速であっても、パターンがメ
モリから高速でストローブ・アウトされる。４ビツトが
シフト・レジスタZ2から直列にシフト・アウトする間、
制御回路22は次ぎの４ビツトを取込むようにメモリZ3に
命令する。このように、メモリZ3は毎秒約20万ビツトの
速度でのみ動作しているが、毎秒50万ビツトが応答誘導
装置14から出力される。
Z3からシフト・レジスタZ2にデータを並列入力する。し
かし、データをシフト・レジスタZ2から並列出力する代
りにラインS0及びS1をイネーブルすると、シフト・レジ
スタZ2を左方向シフト・モードにすることになる。この
ようにすれば、次の４クロツク・パルスでは、メモリZ3
からシフト・レジスタZ2にストローブされたデータは、
出力端Q0から直列データとして転送される。シフト・レ
ジスタZ2の動作周波数は約毎秒50万ビツトの出力制限を
有するので、応答誘導装置14は、インバータZ4及びフリ
ツプ・フロツプZ5と共に、毎秒50万の応答誘導信号を出
力することができる。更に簡潔に説明すれば、シフト・
レジスタZ2を直列モードに設定し且つインバータZ4のラ
インHISPDをイネーブルすることにより、シフト・レジ
スタZ2に並列に入力されたデータは、フリツプ・フロツ
プZ5から４ビツトの直列信号としてシフト出力される。
従つて、この場合のデータ速度は、被測定機器に直接に
且つ並列に出力されるデータ速度の２倍以上である。シ
フト・レジスタZ2、インバータZ4及びフリツプ・フロツ
プZ5の組合わせは、実際上、並列・直列変換を行うの
で、メモリの動作速度が低速であっても、パターンがメ
モリから高速でストローブ・アウトされる。４ビツトが
シフト・レジスタZ2から直列にシフト・アウトする間、
制御回路22は次ぎの４ビツトを取込むようにメモリZ3に
命令する。このように、メモリZ3は毎秒約20万ビツトの
速度でのみ動作しているが、毎秒50万ビツトが応答誘導
装置14から出力される。
試験中の多くの機器の小部分のみが高データ速度を必
要とする場合には、応答誘導装置14は、上記の高データ
速度を与えると共に、シフト・レジスタZ2、インバータ
Z4及びフリツプ・フロツプZ5の組合わせを使用すること
により低データ速度を与える。この低データ速度を得る
ためには、インバータZ4のラインLOSPDをイネーブルす
ると共に、ラインHISPDを低レベルにしておく。この場
合、フリツプ・フロツプZ5からの出力は、単にシフト・
レジスタZ2の出力Q0のように見える。勿論、シフト・レ
ジスタZ2のラインS0及びS1は並列出力モードにセツトす
る必要がある。セツテイングを適当にすることにより、
データ（メモリZ3或いは双方向性バツフアZ1のいずれか
から供給される）は、インバータZ4及びフリツプ・フロ
ツプZ5と組合わされたシフト・レジスタZ2により並列状
態で、被試験機器に出力される。
要とする場合には、応答誘導装置14は、上記の高データ
速度を与えると共に、シフト・レジスタZ2、インバータ
Z4及びフリツプ・フロツプZ5の組合わせを使用すること
により低データ速度を与える。この低データ速度を得る
ためには、インバータZ4のラインLOSPDをイネーブルす
ると共に、ラインHISPDを低レベルにしておく。この場
合、フリツプ・フロツプZ5からの出力は、単にシフト・
レジスタZ2の出力Q0のように見える。勿論、シフト・レ
ジスタZ2のラインS0及びS1は並列出力モードにセツトす
る必要がある。セツテイングを適当にすることにより、
データ（メモリZ3或いは双方向性バツフアZ1のいずれか
から供給される）は、インバータZ4及びフリツプ・フロ
ツプZ5と組合わされたシフト・レジスタZ2により並列状
態で、被試験機器に出力される。
次ぎに第３図について説明する。且ず、メモリZ3は既
に制御器10からデータを受けていると仮定し、更に、シ
フト・レジスタZ2のラインS0及びS1は共にイネーブルさ
れていると仮定する。従つて、ラインS0,S1及びSTIMCLK
を注目すれば、ラインSTIMCLKの最初のクロツク・パル
ス26の前縁において、メモリZ3のデータのいずれもがシ
フト・レジスタZ2に並列に入力されることが判る。同時
に、外部カウンタがメモリのアドレスを進めるので、次
ぎの４つのクロツク・パルスでは、メモリ・アドレスは
１つづつ進められてデータが取り出される。第１のクロ
ツツ・パルスの前縁の後で、ラインS1は時点28でリセツ
トされる。この時点28において、シフト・レジスタは並
列入力モードから左方向シフト・モードに切替わる。次
ぎのクロツク・パルス30の前縁30において、レジスタZ2
のQ0に並列に入力したデータは、インバータZ4を介して
フリツプ・フロツプZ5にストローブされるので、出力ラ
インSLSO/SHSOに現れる。参照番号32で示した信号が、
出力ラインSLSO/SHSOに現れる信号である。
に制御器10からデータを受けていると仮定し、更に、シ
フト・レジスタZ2のラインS0及びS1は共にイネーブルさ
れていると仮定する。従つて、ラインS0,S1及びSTIMCLK
を注目すれば、ラインSTIMCLKの最初のクロツク・パル
ス26の前縁において、メモリZ3のデータのいずれもがシ
フト・レジスタZ2に並列に入力されることが判る。同時
に、外部カウンタがメモリのアドレスを進めるので、次
ぎの４つのクロツク・パルスでは、メモリ・アドレスは
１つづつ進められてデータが取り出される。第１のクロ
ツツ・パルスの前縁の後で、ラインS1は時点28でリセツ
トされる。この時点28において、シフト・レジスタは並
列入力モードから左方向シフト・モードに切替わる。次
ぎのクロツク・パルス30の前縁30において、レジスタZ2
のQ0に並列に入力したデータは、インバータZ4を介して
フリツプ・フロツプZ5にストローブされるので、出力ラ
インSLSO/SHSOに現れる。参照番号32で示した信号が、
出力ラインSLSO/SHSOに現れる信号である。
更に、同時に、シフト・レジスタZ2のQ1のデータはQ0
にシフトされる（同様に、Q2のデータはQ1にシフトされ
Q3のデータはQ2にシフトされる）。次ぎのクロツク・パ
ルスの前縁（34で示す）では、フリツプ・フロツプZ5の
ピン９（即ち、ラインSLSO/SHSO）は現在Q0にあるデー
タを有するが、このデータは元々Q1にストローブされた
ものである。この信号処理が４つのクロツク・パルスに
関して行われ、この処理の最後に、メモリZ3から新ビツ
トがシフト・レジスタZ2に入力され、５つ目のパルスの
前縁36から次ぎの処理サイクルが始まる。フリツプ・フ
ロツプZ5のラインSLSO/SHSOに出力された４ビツトのデ
ータは参照番号38,40,42及び44で示されている。
にシフトされる（同様に、Q2のデータはQ1にシフトされ
Q3のデータはQ2にシフトされる）。次ぎのクロツク・パ
ルスの前縁（34で示す）では、フリツプ・フロツプZ5の
ピン９（即ち、ラインSLSO/SHSO）は現在Q0にあるデー
タを有するが、このデータは元々Q1にストローブされた
ものである。この信号処理が４つのクロツク・パルスに
関して行われ、この処理の最後に、メモリZ3から新ビツ
トがシフト・レジスタZ2に入力され、５つ目のパルスの
前縁36から次ぎの処理サイクルが始まる。フリツプ・フ
ロツプZ5のラインSLSO/SHSOに出力された４ビツトのデ
ータは参照番号38,40,42及び44で示されている。
上述の説明から、本発明は、試験される異つた機器に
対して異つたデータ速度を与えることができる。
対して異つたデータ速度を与えることができる。
本発明は種々に変形・変更できるので、本明細書で説
明し且つ図面に示した技術は例示であり、本発明はこれ
らに限定されるものではない。従つて、本発明は添付の
クレームのみ限定されるものである。
明し且つ図面に示した技術は例示であり、本発明はこれ
らに限定されるものではない。従つて、本発明は添付の
クレームのみ限定されるものである。
フロントページの続き (56)参考文献 特開 昭61−26143（ＪＰ，Ａ) 特開 昭61−140877（ＪＰ，Ａ) 米国特許4388719（ＵＳ，Ａ) ＩＥＥＥ ＡＵＴＯＴＥＳＴＣＯＮ Ｐｒｏｃ，1983（1983）（米) Ｊ．Ａｔｌａｓ ａｎｄ Ｒ．Ｎｉｅ ｌｓｅｎ，”Ｈｉｇｈ−ｓｐｅｅｄ ｄ ｉｇｉｔａｌ ｔｅｓｔ ｃａｐａｂｉ ｌｉｔｙ ｆｏｒ ｅｍｅｒｇｉｎｇ ｔｅｃｈｎｏｌｏｇｙ”，Ｐ．463−465
Claims (16)
- 【請求項１】接続された機器を試験する装置に関し、該
装置は、制御手段と、複数の駆動手段と、複数の受信手
段と、複数の応答誘導手段とを有し、上記駆動手段は上
記応答誘導手段から出力した誘導信号を上記機器に供給
し、上記受信手段は上記誘導信号に応答して機器から出
力した信号を上記制御手段に出力し、 上記応答誘導手段は、 上記制御手段に接続され且つ該制御手段からのデータ及
び命令を受ける入力手段を有し、上記データは複数のビ
ツトから成る情報を具え、該複数のビツトは上記入力手
段に並列に入力され、 上記応答誘導手段は、更に、 上記入力手段に接続され且つ上記制御手段と信号のやり
取りをして該制御信号からのデータを第１の速度で並列
に記憶する記憶手段と、 該記憶手段に接続した複数の入力ポートを具え、上記制
御手段と信号のやり取りをして上記記憶手段から複数ビ
ツトを並列に受けるレジスタとを有し、 該レジスタは上記複数のビツトを第２の速度で直列にシ
フトすることにより直列モードで動作可能であり、上記
第２の速度は上記第１の速度より速く、上記レジスタ
は、入力された複数ビツトを上記出力ポートを介して並
列に伝送することにより並列モードで動作可能であり、 上記レジスタは、上記制御手段から直列モード動作命令
を受けると、ビツトを直列にシフトし、上記出力ポート
の１つから直列シフトされたビツトを上記機器に出力
し、これにより上記機器を上記第２の速度に等しい速度
で応答誘導する応答誘導手段。 - 【請求項２】上記レジスタは更に上記入力手段に接続さ
れ、上記制御手段から供給される複数ビツトを上記入力
手段から並列に受け、上記レジスタは、上記制御手段か
ら並列モード動作命令を受けると、受けたビツトを上記
複数の出力ポートを介して並列に上記機器に出力し、こ
れにより上記制御手段が複数ビツトを上記入力手段に供
給する速度に等しい速度で上記機器を応答誘導する請求
の範囲第１項記載の応答誘導手段。 - 【請求項３】上記レジスタは、上記制御手段から並列モ
ード動作命令を受けると、上記記憶手段から並列入力さ
れたビツトを上記機器に並列に出力し、これにより上記
機器を上記第１の速度に等しい速度で応答誘導する請求
の範囲第１項記載の応答誘導手段。 - 【請求項４】上記応答誘導手段は、更に、上記レジスタ
と上記機器との間に設けたスイツチ手段を有し、 該スイツチ手段は、上記レジスタの１つの出力ポートに
接続した１つの入力ポートと、上記機器に接続した１つ
の出力ポートとを有して上記制御手段と信号のやり取り
をし、上記制御手段から直列モード動作命令を受ける
と、上記レジスタから直列入力されたビツトを上記機器
に並列に出力して上記機器を上記第２の速度に等しい速
度で応答誘導する請求の範囲第３項記載の応答誘導手
段。 - 【請求項５】上記応答誘導手段は、更に、上記レジスタ
と上記機器との間に設けたスイツチ手段を有し、 該スイツチ手段は、上記レジスタの１つの出力ポートに
接続した１つの入力ポートと、上記機器に接続した１つ
の出力ポートとを有して上記制御手段と信号のやり取り
をし、上記制御手段から並列モード動作命令を受ける
と、上記レジスタの上記１つの出力ポートから入力され
たビツトのみを上記機器に出力し、上記機器を上記第１
の速度に等しい速度で部分的に応答誘導する請求の範囲
第３項記載の応答誘導手段。 - 【請求項６】上記応答誘導手段は、更に、上記スイツチ
手段と上記機器との間に設けられたバツフアを有する請
求の範囲第４項記載の応答誘導手段。 - 【請求項７】上記応答誘導手段は、更に、上記スイツチ
手段と上記機器との間に設けられたバツフアを有する請
求の範囲第５項記載の応答誘導手段。 - 【請求項８】上記入力手段は双方向性バス・バツフアを
有する請求の範囲第１項記載の応答誘導装置。 - 【請求項９】上記記憶手段はランダム・アクセス・メモ
リ（RAM）である請求の範囲第１項記載の応答誘導装
置。 - 【請求項１０】上記レジスタは並列／直列４ビツト・シ
フト・レジスタを有する請求の範囲第１項記載の応答誘
導装置。 - 【請求項１１】上記スイツチ手段は論理インバータ・ゲ
ートを有する請求の範囲第１項記載の応答誘導装置。 - 【請求項１２】試験しようとする機器からの応答信号を
高速で得る応答誘導装置に関し、該応答誘導装置は、 制御手段に接続し、複数の入力端及び複数の出力端を有
し、該制御手段から複数ビツトを有するデータ・セツト
を受ける双方向性入力バツフアと、 該双方向性入力バツフアの対応する出力端に夫々接続し
た複数の双方向性ポートを有し、上記複数ビツトを並列
に受ける記憶手段を有し、 該記憶手段は、第１の速度で動作し、上記制御手段によ
りアドレス指定された記憶位置に上記複数ビツトの各セ
ツトを記憶し、 上記応答誘導装置は、更に、上記双方向性入力バツフア
の対応する出力端に夫々接続され且つ上記記憶手段の対
応する双方向性ポートに夫々接続された複数の入力端を
有するシフト・レジスタを有し、 該シフト・レジスタは複数ビツトのデータを上記双方向
性入力バツフア及び上記メモリ手段から並列に受け、上
記シフト・レジスタは、上記複数ビツトのデータを受
け、上記制御手段から第１の命令を受けると上記複数ビ
ツトのデータを第２の速度で直列にシフトし、複数の出
力端の１つから上記複数ビツトを個々に出力し、上記第
２の速度は上記第１の速度より速く、更に、上記シフト
・レジスタは、上記制御手段から第２の命令を受ける
と、その出力端を介して入力された複数ビツトを上記第
２の速度で並列に出力し、 上記応答誘導装置は、更に、論理スイツチ手段を有し、
該論理スイツチ手段は、上記シフト・レジスタの複数の
出力端の１つに接続した入力端を具え、上記シフト・レ
ジスタから出力するデータを受けて該データを出力バツ
フアに供給し、上記論理スイツチ手段は並列及び直列モ
ードに設定可能であり、上記並列モードに設定されると
受けたデータを上記第１の速度で転送し、上記直列モー
ドに設定されると受けたデータを上記第２の速度で転送
し、 これにより、上記出力バツフアはデータを上記機器に伝
送し、該機器を、上記論理スイツチ手段が上記並列モー
ドに設定されると上記第１の速度で応答誘導し、上記論
理スイツチ手段が上記直列モードに設定されると上記第
２の速度で応答誘導する 応答誘導装置。 - 【請求項１３】上記出力バツフアはＤ型フリツプ・フロ
ツプである請求の範囲第12項記載の応答誘導装置。 - 【請求項１４】上記メモリ手段はランダム・アクセス・
メモリ（RAM）である請求の範囲第12項記載の応答誘導
装置。 - 【請求項１５】被試験機器を複数のデータ速度で応答誘
導する方法であつて、 複数のセツトのデータを並列に入力バツフアに入力し、
上記各セツトのデータは複数のビツトを有し、該複数の
ビツトは制御手段から供給されたデータを現わし、 上記複数のビツトの組をメモリ手段に並列に入力し、 該メモリ手段をアドレスして各ビツトの組を上記メモリ
手段の所定記憶位置に記憶し、 上記メモリ手段から異ったビツトの組を読み出してレジ
スタに並列に入力し、 上記制御手段から第１の命令を受けると、上記レジスタ
内のビツトを上記機器に第１の速度で並列に出力し、 上記レジスタ内のビツトを直列にシフトし、上記制御手
段から第２の命令を受けると、上記直列シフトされたビ
ツトを上記機器に個別に出力し、 これにより、ビツトをシフトさせることなく第１の速度
で上記機器を応答誘導し、ビツトをシフトさせて第２の
速度で上記機器を応答誘導し、上記第２の速度は上記第
１の速度よりも速い 被試験機器の応答誘導方法。 - 【請求項１６】前記複数のビツトの組をメモリ手段に並
列に入力するステツプは、更に、複数のビツトの組を上
記レジスタに並列に入力して上記メモリ手段を迂回する
ことを含む請求の範囲第15項記載の被試験機器の応答誘
導方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US906,057 | 1986-09-11 | ||
| US06/906,057 US4792951A (en) | 1986-09-11 | 1986-09-11 | Apparatus and method of stimulating an equipment |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01501103A JPH01501103A (ja) | 1989-04-13 |
| JP2597865B2 true JP2597865B2 (ja) | 1997-04-09 |
Family
ID=25421869
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62505790A Expired - Lifetime JP2597865B2 (ja) | 1986-09-11 | 1987-09-08 | 機器から応答信号を誘導する装置及びその方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4792951A (ja) |
| EP (1) | EP0281620B1 (ja) |
| JP (1) | JP2597865B2 (ja) |
| CA (1) | CA1277711C (ja) |
| DE (1) | DE3789148T2 (ja) |
| WO (1) | WO1988002146A1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4799220A (en) * | 1987-02-19 | 1989-01-17 | Grumman Aerospace Corporation | Dynamic system for testing an equipment |
| US5260874A (en) * | 1990-09-05 | 1993-11-09 | The Boeing Company | Aircraft flight emulation test system |
| US5223788A (en) * | 1991-09-12 | 1993-06-29 | Grumman Aerospace Corporation | Functional avionic core tester |
| US6243841B1 (en) * | 1997-05-30 | 2001-06-05 | Texas Instruments Incorporated | Automated test and evaluation sampling system and method |
| US6094735A (en) * | 1998-08-03 | 2000-07-25 | Lucent Technologies Inc. | Speed-signaling testing for integrated circuits |
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Family Cites Families (7)
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|---|---|---|---|---|
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-
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- 1986-09-11 US US06/906,057 patent/US4792951A/en not_active Expired - Fee Related
-
1987
- 1987-09-08 EP EP87906342A patent/EP0281620B1/en not_active Expired - Lifetime
- 1987-09-08 WO PCT/US1987/002254 patent/WO1988002146A1/en not_active Ceased
- 1987-09-08 JP JP62505790A patent/JP2597865B2/ja not_active Expired - Lifetime
- 1987-09-08 DE DE3789148T patent/DE3789148T2/de not_active Expired - Fee Related
- 1987-09-11 CA CA000546681A patent/CA1277711C/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| CA1277711C (en) | 1990-12-11 |
| DE3789148D1 (de) | 1994-03-31 |
| WO1988002146A1 (en) | 1988-03-24 |
| EP0281620B1 (en) | 1994-02-23 |
| US4792951A (en) | 1988-12-20 |
| EP0281620A1 (en) | 1988-09-14 |
| EP0281620A4 (en) | 1990-06-27 |
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